Merge branch '20231205061002.30759-4-quic_sibis@quicinc.com' into arm64-for-6.8

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Documentation/devicetree/bindings/clock/qcom,rpmhcc.yaml

··· 36 36 - qcom,sm8450-rpmh-clk 37 37 - qcom,sm8550-rpmh-clk 38 38 - qcom,sm8650-rpmh-clk 39 + - qcom,x1e80100-rpmh-clk 39 40 40 41 clocks: 41 42 maxItems: 1

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Documentation/devicetree/bindings/clock/qcom,x1e80100-gcc.yaml

··· 1 + # SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) 2 + %YAML 1.2 3 + --- 4 + $id: http://devicetree.org/schemas/clock/qcom,x1e80100-gcc.yaml# 5 + $schema: http://devicetree.org/meta-schemas/core.yaml# 6 + 7 + title: Qualcomm Global Clock & Reset Controller on X1E80100 8 + 9 + maintainers: 10 + - Rajendra Nayak <quic_rjendra@quicinc.com> 11 + 12 + description: | 13 + Qualcomm global clock control module provides the clocks, resets and power 14 + domains on X1E80100 15 + 16 + See also:: include/dt-bindings/clock/qcom,x1e80100-gcc.h 17 + 18 + properties: 19 + compatible: 20 + const: qcom,x1e80100-gcc 21 + 22 + clocks: 23 + items: 24 + - description: Board XO source 25 + - description: Sleep clock source 26 + - description: PCIe 3 pipe clock 27 + - description: PCIe 4 pipe clock 28 + - description: PCIe 5 pipe clock 29 + - description: PCIe 6a pipe clock 30 + - description: PCIe 6b pipe clock 31 + - description: USB QMP Phy 0 clock source 32 + - description: USB QMP Phy 1 clock source 33 + - description: USB QMP Phy 2 clock source 34 + 35 + power-domains: 36 + description: 37 + A phandle and PM domain specifier for the CX power domain. 38 + maxItems: 1 39 + 40 + required: 41 + - compatible 42 + - clocks 43 + - power-domains 44 + 45 + allOf: 46 + - $ref: qcom,gcc.yaml# 47 + 48 + unevaluatedProperties: false 49 + 50 + examples: 51 + - | 52 + #include <dt-bindings/power/qcom,rpmhpd.h> 53 + clock-controller@100000 { 54 + compatible = "qcom,x1e80100-gcc"; 55 + reg = <0x00100000 0x200000>; 56 + clocks = <&bi_tcxo_div2>, 57 + <&sleep_clk>, 58 + <&pcie3_phy>, 59 + <&pcie4_phy>, 60 + <&pcie5_phy>, 61 + <&pcie6a_phy>, 62 + <&pcie6b_phy>, 63 + <&usb_1_ss0_qmpphy 0>, 64 + <&usb_1_ss1_qmpphy 1>, 65 + <&usb_1_ss2_qmpphy 2>; 66 + power-domains = <&rpmhpd RPMHPD_CX>; 67 + #clock-cells = <1>; 68 + #reset-cells = <1>; 69 + #power-domain-cells = <1>; 70 + }; 71 + 72 + ...

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include/dt-bindings/clock/qcom,x1e80100-gcc.h

··· 1 + /* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */ 2 + /* 3 + * Copyright (c) 2023, Qualcomm Innovation Center, Inc. All rights reserved. 4 + */ 5 + 6 + #ifndef _DT_BINDINGS_CLK_QCOM_GCC_X1E80100_H 7 + #define _DT_BINDINGS_CLK_QCOM_GCC_X1E80100_H 8 + 9 + /* GCC clocks */ 10 + #define GCC_AGGRE_NOC_USB_NORTH_AXI_CLK 0 11 + #define GCC_AGGRE_NOC_USB_SOUTH_AXI_CLK 1 12 + #define GCC_AGGRE_UFS_PHY_AXI_CLK 2 13 + #define GCC_AGGRE_USB2_PRIM_AXI_CLK 3 14 + #define GCC_AGGRE_USB3_MP_AXI_CLK 4 15 + #define GCC_AGGRE_USB3_PRIM_AXI_CLK 5 16 + #define GCC_AGGRE_USB3_SEC_AXI_CLK 6 17 + #define GCC_AGGRE_USB3_TERT_AXI_CLK 7 18 + #define GCC_AGGRE_USB4_0_AXI_CLK 8 19 + #define GCC_AGGRE_USB4_1_AXI_CLK 9 20 + #define GCC_AGGRE_USB4_2_AXI_CLK 10 21 + #define GCC_AGGRE_USB_NOC_AXI_CLK 11 22 + #define GCC_AV1E_AHB_CLK 12 23 + #define GCC_AV1E_AXI_CLK 13 24 + #define GCC_AV1E_XO_CLK 14 25 + #define GCC_BOOT_ROM_AHB_CLK 15 26 + #define GCC_CAMERA_AHB_CLK 16 27 + #define GCC_CAMERA_HF_AXI_CLK 17 28 + #define GCC_CAMERA_SF_AXI_CLK 18 29 + #define GCC_CAMERA_XO_CLK 19 30 + #define GCC_CFG_NOC_PCIE_ANOC_AHB_CLK 20 31 + #define GCC_CFG_NOC_PCIE_ANOC_NORTH_AHB_CLK 21 32 + #define GCC_CFG_NOC_PCIE_ANOC_SOUTH_AHB_CLK 22 33 + #define GCC_CFG_NOC_USB2_PRIM_AXI_CLK 23 34 + #define GCC_CFG_NOC_USB3_MP_AXI_CLK 24 35 + #define GCC_CFG_NOC_USB3_PRIM_AXI_CLK 25 36 + #define GCC_CFG_NOC_USB3_SEC_AXI_CLK 26 37 + #define GCC_CFG_NOC_USB3_TERT_AXI_CLK 27 38 + #define GCC_CFG_NOC_USB_ANOC_AHB_CLK 28 39 + #define GCC_CFG_NOC_USB_ANOC_NORTH_AHB_CLK 29 40 + #define GCC_CFG_NOC_USB_ANOC_SOUTH_AHB_CLK 30 41 + #define GCC_CNOC_PCIE1_TUNNEL_CLK 31 42 + #define GCC_CNOC_PCIE2_TUNNEL_CLK 32 43 + #define GCC_CNOC_PCIE_NORTH_SF_AXI_CLK 33 44 + #define GCC_CNOC_PCIE_SOUTH_SF_AXI_CLK 34 45 + #define GCC_CNOC_PCIE_TUNNEL_CLK 35 46 + #define GCC_DDRSS_GPU_AXI_CLK 36 47 + #define GCC_DISP_AHB_CLK 37 48 + #define GCC_DISP_HF_AXI_CLK 38 49 + #define GCC_DISP_XO_CLK 39 50 + #define GCC_GP1_CLK 40 51 + #define GCC_GP1_CLK_SRC 41 52 + #define GCC_GP2_CLK 42 53 + #define GCC_GP2_CLK_SRC 43 54 + #define GCC_GP3_CLK 44 55 + #define GCC_GP3_CLK_SRC 45 56 + #define GCC_GPLL0 46 57 + #define GCC_GPLL0_OUT_EVEN 47 58 + #define GCC_GPLL4 48 59 + #define GCC_GPLL7 49 60 + #define GCC_GPLL8 50 61 + #define GCC_GPLL9 51 62 + #define GCC_GPU_CFG_AHB_CLK 52 63 + #define GCC_GPU_GPLL0_CPH_CLK_SRC 53 64 + #define GCC_GPU_GPLL0_DIV_CPH_CLK_SRC 54 65 + #define GCC_GPU_MEMNOC_GFX_CLK 55 66 + #define GCC_GPU_SNOC_DVM_GFX_CLK 56 67 + #define GCC_PCIE0_PHY_RCHNG_CLK 57 68 + #define GCC_PCIE1_PHY_RCHNG_CLK 58 69 + #define GCC_PCIE2_PHY_RCHNG_CLK 59 70 + #define GCC_PCIE_0_AUX_CLK 60 71 + #define GCC_PCIE_0_AUX_CLK_SRC 61 72 + #define GCC_PCIE_0_CFG_AHB_CLK 62 73 + #define GCC_PCIE_0_MSTR_AXI_CLK 63 74 + #define GCC_PCIE_0_PHY_RCHNG_CLK_SRC 64 75 + #define GCC_PCIE_0_PIPE_CLK 65 76 + #define GCC_PCIE_0_SLV_AXI_CLK 66 77 + #define GCC_PCIE_0_SLV_Q2A_AXI_CLK 67 78 + #define GCC_PCIE_1_AUX_CLK 68 79 + #define GCC_PCIE_1_AUX_CLK_SRC 69 80 + #define GCC_PCIE_1_CFG_AHB_CLK 70 81 + #define GCC_PCIE_1_MSTR_AXI_CLK 71 82 + #define GCC_PCIE_1_PHY_RCHNG_CLK_SRC 72 83 + #define GCC_PCIE_1_PIPE_CLK 73 84 + #define GCC_PCIE_1_SLV_AXI_CLK 74 85 + #define GCC_PCIE_1_SLV_Q2A_AXI_CLK 75 86 + #define GCC_PCIE_2_AUX_CLK 76 87 + #define GCC_PCIE_2_AUX_CLK_SRC 77 88 + #define GCC_PCIE_2_CFG_AHB_CLK 78 89 + #define GCC_PCIE_2_MSTR_AXI_CLK 79 90 + #define GCC_PCIE_2_PHY_RCHNG_CLK_SRC 80 91 + #define GCC_PCIE_2_PIPE_CLK 81 92 + #define GCC_PCIE_2_SLV_AXI_CLK 82 93 + #define GCC_PCIE_2_SLV_Q2A_AXI_CLK 83 94 + #define GCC_PCIE_3_AUX_CLK 84 95 + #define GCC_PCIE_3_AUX_CLK_SRC 85 96 + #define GCC_PCIE_3_CFG_AHB_CLK 86 97 + #define GCC_PCIE_3_MSTR_AXI_CLK 87 98 + #define GCC_PCIE_3_PHY_AUX_CLK 88 99 + #define GCC_PCIE_3_PHY_RCHNG_CLK 89 100 + #define GCC_PCIE_3_PHY_RCHNG_CLK_SRC 90 101 + #define GCC_PCIE_3_PIPE_CLK 91 102 + #define GCC_PCIE_3_PIPE_DIV_CLK_SRC 92 103 + #define GCC_PCIE_3_PIPEDIV2_CLK 93 104 + #define GCC_PCIE_3_SLV_AXI_CLK 94 105 + #define GCC_PCIE_3_SLV_Q2A_AXI_CLK 95 106 + #define GCC_PCIE_4_AUX_CLK 96 107 + #define GCC_PCIE_4_AUX_CLK_SRC 97 108 + #define GCC_PCIE_4_CFG_AHB_CLK 98 109 + #define GCC_PCIE_4_MSTR_AXI_CLK 99 110 + #define GCC_PCIE_4_PHY_RCHNG_CLK 100 111 + #define GCC_PCIE_4_PHY_RCHNG_CLK_SRC 101 112 + #define GCC_PCIE_4_PIPE_CLK 102 113 + #define GCC_PCIE_4_PIPE_DIV_CLK_SRC 103 114 + #define GCC_PCIE_4_PIPEDIV2_CLK 104 115 + #define GCC_PCIE_4_SLV_AXI_CLK 105 116 + #define GCC_PCIE_4_SLV_Q2A_AXI_CLK 106 117 + #define GCC_PCIE_5_AUX_CLK 107 118 + #define GCC_PCIE_5_AUX_CLK_SRC 108 119 + #define GCC_PCIE_5_CFG_AHB_CLK 109 120 + #define GCC_PCIE_5_MSTR_AXI_CLK 110 121 + #define GCC_PCIE_5_PHY_RCHNG_CLK 111 122 + #define GCC_PCIE_5_PHY_RCHNG_CLK_SRC 112 123 + #define GCC_PCIE_5_PIPE_CLK 113 124 + #define GCC_PCIE_5_PIPE_DIV_CLK_SRC 114 125 + #define GCC_PCIE_5_PIPEDIV2_CLK 115 126 + #define GCC_PCIE_5_SLV_AXI_CLK 116 127 + #define GCC_PCIE_5_SLV_Q2A_AXI_CLK 117 128 + #define GCC_PCIE_6A_AUX_CLK 118 129 + #define GCC_PCIE_6A_AUX_CLK_SRC 119 130 + #define GCC_PCIE_6A_CFG_AHB_CLK 120 131 + #define GCC_PCIE_6A_MSTR_AXI_CLK 121 132 + #define GCC_PCIE_6A_PHY_AUX_CLK 122 133 + #define GCC_PCIE_6A_PHY_RCHNG_CLK 123 134 + #define GCC_PCIE_6A_PHY_RCHNG_CLK_SRC 124 135 + #define GCC_PCIE_6A_PIPE_CLK 125 136 + #define GCC_PCIE_6A_PIPE_DIV_CLK_SRC 126 137 + #define GCC_PCIE_6A_PIPEDIV2_CLK 127 138 + #define GCC_PCIE_6A_SLV_AXI_CLK 128 139 + #define GCC_PCIE_6A_SLV_Q2A_AXI_CLK 129 140 + #define GCC_PCIE_6B_AUX_CLK 130 141 + #define GCC_PCIE_6B_AUX_CLK_SRC 131 142 + #define GCC_PCIE_6B_CFG_AHB_CLK 132 143 + #define GCC_PCIE_6B_MSTR_AXI_CLK 133 144 + #define GCC_PCIE_6B_PHY_AUX_CLK 134 145 + #define GCC_PCIE_6B_PHY_RCHNG_CLK 135 146 + #define GCC_PCIE_6B_PHY_RCHNG_CLK_SRC 136 147 + #define GCC_PCIE_6B_PIPE_CLK 137 148 + #define GCC_PCIE_6B_PIPE_DIV_CLK_SRC 138 149 + #define GCC_PCIE_6B_PIPEDIV2_CLK 139 150 + #define GCC_PCIE_6B_SLV_AXI_CLK 140 151 + #define GCC_PCIE_6B_SLV_Q2A_AXI_CLK 141 152 + #define GCC_PCIE_RSCC_AHB_CLK 142 153 + #define GCC_PCIE_RSCC_XO_CLK 143 154 + #define GCC_PCIE_RSCC_XO_CLK_SRC 144 155 + #define GCC_PDM2_CLK 145 156 + #define GCC_PDM2_CLK_SRC 146 157 + #define GCC_PDM_AHB_CLK 147 158 + #define GCC_PDM_XO4_CLK 148 159 + #define GCC_QMIP_AV1E_AHB_CLK 149 160 + #define GCC_QMIP_CAMERA_NRT_AHB_CLK 150 161 + #define GCC_QMIP_CAMERA_RT_AHB_CLK 151 162 + #define GCC_QMIP_DISP_AHB_CLK 152 163 + #define GCC_QMIP_GPU_AHB_CLK 153 164 + #define GCC_QMIP_VIDEO_CV_CPU_AHB_CLK 154 165 + #define GCC_QMIP_VIDEO_CVP_AHB_CLK 155 166 + #define GCC_QMIP_VIDEO_V_CPU_AHB_CLK 156 167 + #define GCC_QMIP_VIDEO_VCODEC_AHB_CLK 157 168 + #define GCC_QUPV3_WRAP0_CORE_2X_CLK 158 169 + #define GCC_QUPV3_WRAP0_CORE_CLK 159 170 + #define GCC_QUPV3_WRAP0_QSPI_S2_CLK 160 171 + #define GCC_QUPV3_WRAP0_QSPI_S3_CLK 161 172 + #define GCC_QUPV3_WRAP0_S0_CLK 162 173 + #define GCC_QUPV3_WRAP0_S0_CLK_SRC 163 174 + #define GCC_QUPV3_WRAP0_S1_CLK 164 175 + #define GCC_QUPV3_WRAP0_S1_CLK_SRC 165 176 + #define GCC_QUPV3_WRAP0_S2_CLK 166 177 + #define GCC_QUPV3_WRAP0_S2_CLK_SRC 167 178 + #define GCC_QUPV3_WRAP0_S2_DIV_CLK_SRC 168 179 + #define GCC_QUPV3_WRAP0_S3_CLK 169 180 + #define GCC_QUPV3_WRAP0_S3_CLK_SRC 170 181 + #define GCC_QUPV3_WRAP0_S3_DIV_CLK_SRC 171 182 + #define GCC_QUPV3_WRAP0_S4_CLK 172 183 + #define GCC_QUPV3_WRAP0_S4_CLK_SRC 173 184 + #define GCC_QUPV3_WRAP0_S5_CLK 174 185 + #define GCC_QUPV3_WRAP0_S5_CLK_SRC 175 186 + #define GCC_QUPV3_WRAP0_S6_CLK 176 187 + #define GCC_QUPV3_WRAP0_S6_CLK_SRC 177 188 + #define GCC_QUPV3_WRAP0_S7_CLK 178 189 + #define GCC_QUPV3_WRAP0_S7_CLK_SRC 179 190 + #define GCC_QUPV3_WRAP1_CORE_2X_CLK 180 191 + #define GCC_QUPV3_WRAP1_CORE_CLK 181 192 + #define GCC_QUPV3_WRAP1_QSPI_S2_CLK 182 193 + #define GCC_QUPV3_WRAP1_QSPI_S3_CLK 183 194 + #define GCC_QUPV3_WRAP1_S0_CLK 184 195 + #define GCC_QUPV3_WRAP1_S0_CLK_SRC 185 196 + #define GCC_QUPV3_WRAP1_S1_CLK 186 197 + #define GCC_QUPV3_WRAP1_S1_CLK_SRC 187 198 + #define GCC_QUPV3_WRAP1_S2_CLK 188 199 + #define GCC_QUPV3_WRAP1_S2_CLK_SRC 189 200 + #define GCC_QUPV3_WRAP1_S2_DIV_CLK_SRC 190 201 + #define GCC_QUPV3_WRAP1_S3_CLK 191 202 + #define GCC_QUPV3_WRAP1_S3_CLK_SRC 192 203 + #define GCC_QUPV3_WRAP1_S3_DIV_CLK_SRC 193 204 + #define GCC_QUPV3_WRAP1_S4_CLK 194 205 + #define GCC_QUPV3_WRAP1_S4_CLK_SRC 195 206 + #define GCC_QUPV3_WRAP1_S5_CLK 196 207 + #define GCC_QUPV3_WRAP1_S5_CLK_SRC 197 208 + #define GCC_QUPV3_WRAP1_S6_CLK 198 209 + #define GCC_QUPV3_WRAP1_S6_CLK_SRC 199 210 + #define GCC_QUPV3_WRAP1_S7_CLK 200 211 + #define GCC_QUPV3_WRAP1_S7_CLK_SRC 201 212 + #define GCC_QUPV3_WRAP2_CORE_2X_CLK 202 213 + #define GCC_QUPV3_WRAP2_CORE_CLK 203 214 + #define GCC_QUPV3_WRAP2_QSPI_S2_CLK 204 215 + #define GCC_QUPV3_WRAP2_QSPI_S3_CLK 205 216 + #define GCC_QUPV3_WRAP2_S0_CLK 206 217 + #define GCC_QUPV3_WRAP2_S0_CLK_SRC 207 218 + #define GCC_QUPV3_WRAP2_S1_CLK 208 219 + #define GCC_QUPV3_WRAP2_S1_CLK_SRC 209 220 + #define GCC_QUPV3_WRAP2_S2_CLK 210 221 + #define GCC_QUPV3_WRAP2_S2_CLK_SRC 211 222 + #define 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