tjh.dev
Linux kernel mirror (for testing)
git.kernel.org/pub/scm/linux/kernel/git/torvalds/linux.git
kernel
os
linux
1/* SPDX-License-Identifier: GPL-2.0 */
2#ifndef __SOC_MEDIATEK_INFRACFG_H
3#define __SOC_MEDIATEK_INFRACFG_H
4
5#define MT8195_TOP_AXI_PROT_EN_STA1 0x228
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32
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49#define MT8195_TOP_AXI_PROT_EN_MM_VPPSYS1 GENMASK(8, 5)
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55#define MT8195_TOP_AXI_PROT_EN_MM_VPPSYS1_2ND BIT(23)
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58#define MT8195_TOP_AXI_PROT_EN_MM_VENC_2ND BIT(26)
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86
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105
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113#define MT8192_TOP_AXI_PROT_EN_2_CAM BIT(0)
114#define MT8192_TOP_AXI_PROT_EN_2_ADSP BIT(3)
115#define MT8192_TOP_AXI_PROT_EN_2_AUDIO BIT(4)
116#define MT8192_TOP_AXI_PROT_EN_2_MFG1 GENMASK(6, 5)
117#define MT8192_TOP_AXI_PROT_EN_2_MFG1_2ND BIT(7)
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119#define MT8192_TOP_AXI_PROT_EN_MM_DISP (BIT(0) | BIT(2) | \
120 BIT(10) | BIT(12) | \
121 BIT(14) | BIT(16) | \
122 BIT(24) | BIT(26))
123#define MT8192_TOP_AXI_PROT_EN_MM_CAM_2ND (BIT(1) | BIT(3))
124#define MT8192_TOP_AXI_PROT_EN_MM_DISP_2ND (BIT(1) | BIT(3) | \
125 BIT(15) | BIT(17) | \
126 BIT(25) | BIT(27))
127#define MT8192_TOP_AXI_PROT_EN_MM_ISP2 BIT(14)
128#define MT8192_TOP_AXI_PROT_EN_MM_ISP2_2ND BIT(15)
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131#define MT8192_TOP_AXI_PROT_EN_MM_VDEC BIT(24)
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135#define MT8192_TOP_AXI_PROT_EN_MM_2_ISP BIT(8)
136#define MT8192_TOP_AXI_PROT_EN_MM_2_DISP (BIT(8) | BIT(12))
137#define MT8192_TOP_AXI_PROT_EN_MM_2_ISP_2ND BIT(9)
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139#define MT8192_TOP_AXI_PROT_EN_MM_2_MDP BIT(12)
140#define MT8192_TOP_AXI_PROT_EN_MM_2_MDP_2ND BIT(13)
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142
143#define MT8188_TOP_AXI_PROT_EN_SET 0x2A0
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152
153#define MT8188_TOP_AXI_PROT_EN_MM_SET 0x2D4
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156#define MT8188_TOP_AXI_PROT_EN_MM_2_SET 0xDCC
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159
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166
167#define MT8188_TOP_AXI_PROT_EN_MFG1_STEP1 BIT(11)
168#define MT8188_TOP_AXI_PROT_EN_2_MFG1_STEP2 BIT(7)
169#define MT8188_TOP_AXI_PROT_EN_1_MFG1_STEP3 BIT(19)
170#define MT8188_TOP_AXI_PROT_EN_2_MFG1_STEP4 BIT(5)
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172#define MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_MFG1_STEP6 BIT(17)
173
174#define MT8188_TOP_AXI_PROT_EN_PEXTP_MAC_P0_STEP1 BIT(2)
175#define MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_PEXTP_MAC_P0_STEP2 (BIT(8) | BIT(18) | BIT(30))
176#define MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_ETHER_STEP1 BIT(24)
177#define MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_HDMI_TX_STEP1 BIT(20)
178#define MT8188_TOP_AXI_PROT_EN_2_ADSP_AO_STEP1 GENMASK(31, 29)
179#define MT8188_TOP_AXI_PROT_EN_2_ADSP_AO_STEP2 (GENMASK(4, 3) | BIT(28))
180#define MT8188_TOP_AXI_PROT_EN_2_ADSP_INFRA_STEP1 (GENMASK(16, 14) | BIT(23) | \
181 BIT(27))
182#define MT8188_TOP_AXI_PROT_EN_2_ADSP_INFRA_STEP2 (GENMASK(19, 17) | GENMASK(26, 25))
183#define MT8188_TOP_AXI_PROT_EN_2_ADSP_STEP1 GENMASK(11, 8)
184#define MT8188_TOP_AXI_PROT_EN_2_ADSP_STEP2 GENMASK(22, 21)
185#define MT8188_TOP_AXI_PROT_EN_2_AUDIO_STEP1 BIT(20)
186#define MT8188_TOP_AXI_PROT_EN_2_AUDIO_STEP2 BIT(12)
187#define MT8188_TOP_AXI_PROT_EN_2_AUDIO_ASRC_STEP1 BIT(24)
188#define MT8188_TOP_AXI_PROT_EN_2_AUDIO_ASRC_STEP2 BIT(13)
189
190#define MT8188_TOP_AXI_PROT_EN_VPPSYS0_STEP1 BIT(10)
191#define MT8188_TOP_AXI_PROT_EN_MM_2_VPPSYS0_STEP2 GENMASK(9, 8)
192#define MT8188_TOP_AXI_PROT_EN_VPPSYS0_STEP3 BIT(23)
193#define MT8188_TOP_AXI_PROT_EN_MM_2_VPPSYS0_STEP4 (BIT(1) | BIT(4) | BIT(11))
194#define MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_VPPSYS0_STEP5 (BIT(20))
195#define MT8188_TOP_AXI_PROT_EN_MM_VDOSYS0_STEP1 (GENMASK(18, 17) | GENMASK(21, 20))
196#define MT8188_TOP_AXI_PROT_EN_VDOSYS0_STEP2 BIT(6)
197#define MT8188_TOP_AXI_PROT_EN_SUB_INFRA_VDNR_VDOSYS0_STEP3 BIT(21)
198#define MT8188_TOP_AXI_PROT_EN_MM_VDOSYS1_STEP1 GENMASK(31, 30)
199#define MT8188_TOP_AXI_PROT_EN_MM_VDOSYS1_STEP2 BIT(22)
200#define MT8188_TOP_AXI_PROT_EN_MM_2_VDOSYS1_STEP3 BIT(10)
201#define MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_DP_TX_STEP1 BIT(23)
202#define MT8188_TOP_AXI_PROT_EN_INFRA_VDNR_EDP_TX_STEP1 BIT(22)
203
204#define MT8188_TOP_AXI_PROT_EN_MM_VPPSYS1_STEP1 GENMASK(6, 5)
205#define MT8188_TOP_AXI_PROT_EN_MM_VPPSYS1_STEP2 BIT(23)
206#define MT8188_TOP_AXI_PROT_EN_MM_2_VPPSYS1_STEP3 BIT(18)
207#define MT8188_TOP_AXI_PROT_EN_MM_2_WPE_STEP1 BIT(23)
208#define MT8188_TOP_AXI_PROT_EN_MM_2_WPE_STEP2 BIT(21)
209#define MT8188_TOP_AXI_PROT_EN_MM_VDEC0_STEP1 BIT(13)
210#define MT8188_TOP_AXI_PROT_EN_MM_2_VDEC0_STEP2 BIT(13)
211#define MT8188_TOP_AXI_PROT_EN_MM_VDEC1_STEP1 BIT(14)
212#define MT8188_TOP_AXI_PROT_EN_MM_VDEC1_STEP2 BIT(29)
213#define MT8188_TOP_AXI_PROT_EN_MM_VENC_STEP1 (BIT(9) | BIT(11))
214#define MT8188_TOP_AXI_PROT_EN_MM_VENC_STEP2 BIT(26)
215#define MT8188_TOP_AXI_PROT_EN_MM_2_VENC_STEP3 BIT(2)
216#define MT8188_TOP_AXI_PROT_EN_MM_IMG_VCORE_STEP1 (BIT(1) | BIT(3))
217#define MT8188_TOP_AXI_PROT_EN_MM_IMG_VCORE_STEP2 BIT(25)
218#define MT8188_TOP_AXI_PROT_EN_MM_2_IMG_VCORE_STEP3 BIT(16)
219#define MT8188_TOP_AXI_PROT_EN_MM_2_IMG_MAIN_STEP1 GENMASK(27, 26)
220#define MT8188_TOP_AXI_PROT_EN_MM_2_IMG_MAIN_STEP2 GENMASK(25, 24)
221#define MT8188_TOP_AXI_PROT_EN_MM_CAM_VCORE_STEP1 (BIT(2) | BIT(4))
222#define MT8188_TOP_AXI_PROT_EN_2_CAM_VCORE_STEP2 BIT(0)
223#define MT8188_TOP_AXI_PROT_EN_1_CAM_VCORE_STEP3 BIT(22)
224#define MT8188_TOP_AXI_PROT_EN_MM_CAM_VCORE_STEP4 BIT(24)
225#define MT8188_TOP_AXI_PROT_EN_MM_2_CAM_VCORE_STEP5 BIT(17)
226#define MT8188_TOP_AXI_PROT_EN_MM_2_CAM_MAIN_STEP1 GENMASK(31, 30)
227#define MT8188_TOP_AXI_PROT_EN_2_CAM_MAIN_STEP2 BIT(2)
228#define MT8188_TOP_AXI_PROT_EN_MM_2_CAM_MAIN_STEP3 GENMASK(29, 28)
229#define MT8188_TOP_AXI_PROT_EN_2_CAM_MAIN_STEP4 BIT(1)
230
231#define MT8188_SMI_COMMON_CLAMP_EN_STA 0x3C0
232#define MT8188_SMI_COMMON_CLAMP_EN_SET 0x3C4
233#define MT8188_SMI_COMMON_CLAMP_EN_CLR 0x3C8
234
235#define MT8188_SMI_COMMON_SMI_CLAMP_DIP_TO_VDO0 GENMASK(3, 1)
236#define MT8188_SMI_COMMON_SMI_CLAMP_DIP_TO_VPP1 GENMASK(2, 1)
237#define MT8188_SMI_COMMON_SMI_CLAMP_IPE_TO_VPP1 BIT(0)
238
239#define MT8188_SMI_COMMON_SMI_CLAMP_CAM_SUBA_TO_VPP0 GENMASK(3, 2)
240#define MT8188_SMI_COMMON_SMI_CLAMP_CAM_SUBB_TO_VDO0 GENMASK(3, 2)
241
242#define MT8188_SMI_LARB10_RESET_ADDR 0xC
243#define MT8188_SMI_LARB11A_RESET_ADDR 0xC
244#define MT8188_SMI_LARB11C_RESET_ADDR 0xC
245#define MT8188_SMI_LARB12_RESET_ADDR 0xC
246#define MT8188_SMI_LARB11B_RESET_ADDR 0xC
247#define MT8188_SMI_LARB15_RESET_ADDR 0xC
248#define MT8188_SMI_LARB16B_RESET_ADDR 0xA0
249#define MT8188_SMI_LARB17B_RESET_ADDR 0xA0
250#define MT8188_SMI_LARB16A_RESET_ADDR 0xA0
251#define MT8188_SMI_LARB17A_RESET_ADDR 0xA0
252
253#define MT8188_SMI_LARB10_RESET BIT(0)
254#define MT8188_SMI_LARB11A_RESET BIT(0)
255#define MT8188_SMI_LARB11C_RESET BIT(0)
256#define MT8188_SMI_LARB12_RESET BIT(8)
257#define MT8188_SMI_LARB11B_RESET BIT(0)
258#define MT8188_SMI_LARB15_RESET BIT(0)
259#define MT8188_SMI_LARB16B_RESET BIT(4)
260#define MT8188_SMI_LARB17B_RESET BIT(4)
261#define MT8188_SMI_LARB16A_RESET BIT(4)
262#define MT8188_SMI_LARB17A_RESET BIT(4)
263
264#define MT8186_TOP_AXI_PROT_EN_SET (0x2A0)
265#define MT8186_TOP_AXI_PROT_EN_CLR (0x2A4)
266#define MT8186_TOP_AXI_PROT_EN_STA (0x228)
267#define MT8186_TOP_AXI_PROT_EN_1_SET (0x2A8)
268#define MT8186_TOP_AXI_PROT_EN_1_CLR (0x2AC)
269#define MT8186_TOP_AXI_PROT_EN_1_STA (0x258)
270#define MT8186_TOP_AXI_PROT_EN_2_SET (0x2B0)
271#define MT8186_TOP_AXI_PROT_EN_2_CLR (0x2B4)
272#define MT8186_TOP_AXI_PROT_EN_2_STA (0x26C)
273#define MT8186_TOP_AXI_PROT_EN_3_SET (0x2B8)
274#define MT8186_TOP_AXI_PROT_EN_3_CLR (0x2BC)
275#define MT8186_TOP_AXI_PROT_EN_3_STA (0x2C8)
276
277/* MFG1 */
278#define MT8186_TOP_AXI_PROT_EN_1_MFG1_STEP1 (GENMASK(28, 27))
279#define MT8186_TOP_AXI_PROT_EN_MFG1_STEP2 (GENMASK(22, 21))
280#define MT8186_TOP_AXI_PROT_EN_MFG1_STEP3 (BIT(25))
281#define MT8186_TOP_AXI_PROT_EN_1_MFG1_STEP4 (BIT(29))
282/* DIS */
283#define MT8186_TOP_AXI_PROT_EN_1_DIS_STEP1 (GENMASK(12, 11))
284#define MT8186_TOP_AXI_PROT_EN_DIS_STEP2 (GENMASK(2, 1) | GENMASK(11, 10))
285/* IMG */
286#define MT8186_TOP_AXI_PROT_EN_1_IMG_STEP1 (BIT(23))
287#define MT8186_TOP_AXI_PROT_EN_1_IMG_STEP2 (BIT(15))
288/* IPE */
289#define MT8186_TOP_AXI_PROT_EN_1_IPE_STEP1 (BIT(24))
290#define MT8186_TOP_AXI_PROT_EN_1_IPE_STEP2 (BIT(16))
291/* CAM */
292#define MT8186_TOP_AXI_PROT_EN_1_CAM_STEP1 (GENMASK(22, 21))
293#define MT8186_TOP_AXI_PROT_EN_1_CAM_STEP2 (GENMASK(14, 13))
294/* VENC */
295#define MT8186_TOP_AXI_PROT_EN_1_VENC_STEP1 (BIT(31))
296#define MT8186_TOP_AXI_PROT_EN_1_VENC_STEP2 (BIT(19))
297/* VDEC */
298#define MT8186_TOP_AXI_PROT_EN_1_VDEC_STEP1 (BIT(30))
299#define MT8186_TOP_AXI_PROT_EN_1_VDEC_STEP2 (BIT(17))
300/* WPE */
301#define MT8186_TOP_AXI_PROT_EN_2_WPE_STEP1 (BIT(17))
302#define MT8186_TOP_AXI_PROT_EN_2_WPE_STEP2 (BIT(16))
303/* CONN_ON */
304#define MT8186_TOP_AXI_PROT_EN_1_CONN_ON_STEP1 (BIT(18))
305#define MT8186_TOP_AXI_PROT_EN_CONN_ON_STEP2 (BIT(14))
306#define MT8186_TOP_AXI_PROT_EN_CONN_ON_STEP3 (BIT(13))
307#define MT8186_TOP_AXI_PROT_EN_CONN_ON_STEP4 (BIT(16))
308/* ADSP_TOP */
309#define MT8186_TOP_AXI_PROT_EN_3_ADSP_TOP_STEP1 (GENMASK(12, 11))
310#define MT8186_TOP_AXI_PROT_EN_3_ADSP_TOP_STEP2 (GENMASK(1, 0))
311
312#define MT8183_TOP_AXI_PROT_EN_STA1 0x228
313#define MT8183_TOP_AXI_PROT_EN_STA1_1 0x258
314#define MT8183_TOP_AXI_PROT_EN_SET 0x2a0
315#define MT8183_TOP_AXI_PROT_EN_CLR 0x2a4
316#define MT8183_TOP_AXI_PROT_EN_1_SET 0x2a8
317#define MT8183_TOP_AXI_PROT_EN_1_CLR 0x2ac
318#define MT8183_TOP_AXI_PROT_EN_MCU_SET 0x2c4
319#define MT8183_TOP_AXI_PROT_EN_MCU_CLR 0x2c8
320#define MT8183_TOP_AXI_PROT_EN_MCU_STA1 0x2e4
321#define MT8183_TOP_AXI_PROT_EN_MM_SET 0x2d4
322#define MT8183_TOP_AXI_PROT_EN_MM_CLR 0x2d8
323#define MT8183_TOP_AXI_PROT_EN_MM_STA1 0x2ec
324
325#define MT8183_TOP_AXI_PROT_EN_DISP (BIT(10) | BIT(11))
326#define MT8183_TOP_AXI_PROT_EN_CONN (BIT(13) | BIT(14))
327#define MT8183_TOP_AXI_PROT_EN_MFG (BIT(21) | BIT(22))
328#define MT8183_TOP_AXI_PROT_EN_CAM BIT(28)
329#define MT8183_TOP_AXI_PROT_EN_VPU_TOP BIT(27)
330#define MT8183_TOP_AXI_PROT_EN_1_DISP (BIT(16) | BIT(17))
331#define MT8183_TOP_AXI_PROT_EN_1_MFG GENMASK(21, 19)
332#define MT8183_TOP_AXI_PROT_EN_MM_ISP (BIT(3) | BIT(8))
333#define MT8183_TOP_AXI_PROT_EN_MM_ISP_2ND BIT(10)
334#define MT8183_TOP_AXI_PROT_EN_MM_CAM (BIT(4) | BIT(5) | \
335 BIT(9) | BIT(13))
336#define MT8183_TOP_AXI_PROT_EN_MM_VPU_TOP (GENMASK(9, 6) | \
337 BIT(12))
338#define MT8183_TOP_AXI_PROT_EN_MM_VPU_TOP_2ND (BIT(10) | BIT(11))
339#define MT8183_TOP_AXI_PROT_EN_MM_CAM_2ND BIT(11)
340#define MT8183_TOP_AXI_PROT_EN_MCU_VPU_CORE0_2ND (BIT(0) | BIT(2) | \
341 BIT(4))
342#define MT8183_TOP_AXI_PROT_EN_MCU_VPU_CORE1_2ND (BIT(1) | BIT(3) | \
343 BIT(5))
344#define MT8183_TOP_AXI_PROT_EN_MCU_VPU_CORE0 BIT(6)
345#define MT8183_TOP_AXI_PROT_EN_MCU_VPU_CORE1 BIT(7)
346
347#define MT8183_SMI_COMMON_CLAMP_EN 0x3c0
348#define MT8183_SMI_COMMON_CLAMP_EN_SET 0x3c4
349#define MT8183_SMI_COMMON_CLAMP_EN_CLR 0x3c8
350
351#define MT8183_SMI_COMMON_SMI_CLAMP_DISP GENMASK(7, 0)
352#define MT8183_SMI_COMMON_SMI_CLAMP_VENC BIT(1)
353#define MT8183_SMI_COMMON_SMI_CLAMP_ISP BIT(2)
354#define MT8183_SMI_COMMON_SMI_CLAMP_CAM (BIT(3) | BIT(4))
355#define MT8183_SMI_COMMON_SMI_CLAMP_VPU_TOP (BIT(5) | BIT(6))
356#define MT8183_SMI_COMMON_SMI_CLAMP_VDEC BIT(7)
357
358#define MT8173_TOP_AXI_PROT_EN_MCI_M2 BIT(0)
359#define MT8173_TOP_AXI_PROT_EN_MM_M0 BIT(1)
360#define MT8173_TOP_AXI_PROT_EN_MM_M1 BIT(2)
361#define MT8173_TOP_AXI_PROT_EN_MMAPB_S BIT(6)
362#define MT8173_TOP_AXI_PROT_EN_L2C_M2 BIT(9)
363#define MT8173_TOP_AXI_PROT_EN_L2SS_SMI BIT(11)
364#define MT8173_TOP_AXI_PROT_EN_L2SS_ADD BIT(12)
365#define MT8173_TOP_AXI_PROT_EN_CCI_M2 BIT(13)
366#define MT8173_TOP_AXI_PROT_EN_MFG_S BIT(14)
367#define MT8173_TOP_AXI_PROT_EN_PERI_M0 BIT(15)
368#define MT8173_TOP_AXI_PROT_EN_PERI_M1 BIT(16)
369#define MT8173_TOP_AXI_PROT_EN_DEBUGSYS BIT(17)
370#define MT8173_TOP_AXI_PROT_EN_CQ_DMA BIT(18)
371#define MT8173_TOP_AXI_PROT_EN_GCPU BIT(19)
372#define MT8173_TOP_AXI_PROT_EN_IOMMU BIT(20)
373#define MT8173_TOP_AXI_PROT_EN_MFG_M0 BIT(21)
374#define MT8173_TOP_AXI_PROT_EN_MFG_M1 BIT(22)
375#define MT8173_TOP_AXI_PROT_EN_MFG_SNOOP_OUT BIT(23)
376
377#define MT8167_TOP_AXI_PROT_EN_MM_EMI BIT(1)
378#define MT8167_TOP_AXI_PROT_EN_MCU_MFG BIT(2)
379#define MT8167_TOP_AXI_PROT_EN_CONN_EMI BIT(4)
380#define MT8167_TOP_AXI_PROT_EN_MFG_EMI BIT(5)
381#define MT8167_TOP_AXI_PROT_EN_CONN_MCU BIT(8)
382#define MT8167_TOP_AXI_PROT_EN_MCU_CONN BIT(9)
383#define MT8167_TOP_AXI_PROT_EN_MCU_MM BIT(11)
384
385#define MT2701_TOP_AXI_PROT_EN_MM_M0 BIT(1)
386#define MT2701_TOP_AXI_PROT_EN_CONN_M BIT(2)
387#define MT2701_TOP_AXI_PROT_EN_CONN_S BIT(8)
388
389#define MT7622_TOP_AXI_PROT_EN_ETHSYS (BIT(3) | BIT(17))
390#define MT7622_TOP_AXI_PROT_EN_HIF0 (BIT(24) | BIT(25))
391#define MT7622_TOP_AXI_PROT_EN_HIF1 (BIT(26) | BIT(27) | \
392 BIT(28))
393#define MT7622_TOP_AXI_PROT_EN_WB (BIT(2) | BIT(6) | \
394 BIT(7) | BIT(8))
395
396#define INFRA_TOPAXI_PROTECTEN 0x0220
397#define INFRA_TOPAXI_PROTECTSTA1 0x0228
398#define INFRA_TOPAXI_PROTECTEN_SET 0x0260
399#define INFRA_TOPAXI_PROTECTEN_CLR 0x0264
400
401#define MT8192_INFRA_CTRL 0x290
402#define MT8192_INFRA_CTRL_DISABLE_MFG2ACP BIT(9)
403
404#define REG_INFRA_MISC 0xf00
405#define F_DDR_4GB_SUPPORT_EN BIT(13)
406
407int mtk_infracfg_set_bus_protection(struct regmap *infracfg, u32 mask,
408 bool reg_update);
409int mtk_infracfg_clear_bus_protection(struct regmap *infracfg, u32 mask,
410 bool reg_update);
411#endif /* __SOC_MEDIATEK_INFRACFG_H */