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Linux kernel mirror (for testing)
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kernel
os
linux
1/* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */
2/*
3 * Copyright (C) 2021 Linaro Ltd.
4 * Author: Sam Protsenko <semen.protsenko@linaro.org>
5 *
6 * Device Tree binding constants for Exynos850 clock controller.
7 */
8
9#ifndef _DT_BINDINGS_CLOCK_EXYNOS_850_H
10#define _DT_BINDINGS_CLOCK_EXYNOS_850_H
11
12/* CMU_TOP */
13#define CLK_FOUT_SHARED0_PLL 1
14#define CLK_FOUT_SHARED1_PLL 2
15#define CLK_FOUT_MMC_PLL 3
16#define CLK_MOUT_SHARED0_PLL 4
17#define CLK_MOUT_SHARED1_PLL 5
18#define CLK_MOUT_MMC_PLL 6
19#define CLK_MOUT_CORE_BUS 7
20#define CLK_MOUT_CORE_CCI 8
21#define CLK_MOUT_CORE_MMC_EMBD 9
22#define CLK_MOUT_CORE_SSS 10
23#define CLK_MOUT_DPU 11
24#define CLK_MOUT_HSI_BUS 12
25#define CLK_MOUT_HSI_MMC_CARD 13
26#define CLK_MOUT_HSI_USB20DRD 14
27#define CLK_MOUT_PERI_BUS 15
28#define CLK_MOUT_PERI_UART 16
29#define CLK_MOUT_PERI_IP 17
30#define CLK_DOUT_SHARED0_DIV3 18
31#define CLK_DOUT_SHARED0_DIV2 19
32#define CLK_DOUT_SHARED1_DIV3 20
33#define CLK_DOUT_SHARED1_DIV2 21
34#define CLK_DOUT_SHARED0_DIV4 22
35#define CLK_DOUT_SHARED1_DIV4 23
36#define CLK_DOUT_CORE_BUS 24
37#define CLK_DOUT_CORE_CCI 25
38#define CLK_DOUT_CORE_MMC_EMBD 26
39#define CLK_DOUT_CORE_SSS 27
40#define CLK_DOUT_DPU 28
41#define CLK_DOUT_HSI_BUS 29
42#define CLK_DOUT_HSI_MMC_CARD 30
43#define CLK_DOUT_HSI_USB20DRD 31
44#define CLK_DOUT_PERI_BUS 32
45#define CLK_DOUT_PERI_UART 33
46#define CLK_DOUT_PERI_IP 34
47#define CLK_GOUT_CORE_BUS 35
48#define CLK_GOUT_CORE_CCI 36
49#define CLK_GOUT_CORE_MMC_EMBD 37
50#define CLK_GOUT_CORE_SSS 38
51#define CLK_GOUT_DPU 39
52#define CLK_GOUT_HSI_BUS 40
53#define CLK_GOUT_HSI_MMC_CARD 41
54#define CLK_GOUT_HSI_USB20DRD 42
55#define CLK_GOUT_PERI_BUS 43
56#define CLK_GOUT_PERI_UART 44
57#define CLK_GOUT_PERI_IP 45
58#define TOP_NR_CLK 46
59
60/* CMU_HSI */
61#define CLK_MOUT_HSI_BUS_USER 1
62#define CLK_MOUT_HSI_MMC_CARD_USER 2
63#define CLK_MOUT_HSI_USB20DRD_USER 3
64#define CLK_MOUT_HSI_RTC 4
65#define CLK_GOUT_USB_RTC_CLK 5
66#define CLK_GOUT_USB_REF_CLK 6
67#define CLK_GOUT_USB_PHY_REF_CLK 7
68#define CLK_GOUT_USB_PHY_ACLK 8
69#define CLK_GOUT_USB_BUS_EARLY_CLK 9
70#define CLK_GOUT_GPIO_HSI_PCLK 10
71#define CLK_GOUT_MMC_CARD_ACLK 11
72#define CLK_GOUT_MMC_CARD_SDCLKIN 12
73#define CLK_GOUT_SYSREG_HSI_PCLK 13
74#define HSI_NR_CLK 14
75
76/* CMU_PERI */
77#define CLK_MOUT_PERI_BUS_USER 1
78#define CLK_MOUT_PERI_UART_USER 2
79#define CLK_MOUT_PERI_HSI2C_USER 3
80#define CLK_MOUT_PERI_SPI_USER 4
81#define CLK_DOUT_PERI_HSI2C0 5
82#define CLK_DOUT_PERI_HSI2C1 6
83#define CLK_DOUT_PERI_HSI2C2 7
84#define CLK_DOUT_PERI_SPI0 8
85#define CLK_GOUT_PERI_HSI2C0 9
86#define CLK_GOUT_PERI_HSI2C1 10
87#define CLK_GOUT_PERI_HSI2C2 11
88#define CLK_GOUT_GPIO_PERI_PCLK 12
89#define CLK_GOUT_HSI2C0_IPCLK 13
90#define CLK_GOUT_HSI2C0_PCLK 14
91#define CLK_GOUT_HSI2C1_IPCLK 15
92#define CLK_GOUT_HSI2C1_PCLK 16
93#define CLK_GOUT_HSI2C2_IPCLK 17
94#define CLK_GOUT_HSI2C2_PCLK 18
95#define CLK_GOUT_I2C0_PCLK 19
96#define CLK_GOUT_I2C1_PCLK 20
97#define CLK_GOUT_I2C2_PCLK 21
98#define CLK_GOUT_I2C3_PCLK 22
99#define CLK_GOUT_I2C4_PCLK 23
100#define CLK_GOUT_I2C5_PCLK 24
101#define CLK_GOUT_I2C6_PCLK 25
102#define CLK_GOUT_MCT_PCLK 26
103#define CLK_GOUT_PWM_MOTOR_PCLK 27
104#define CLK_GOUT_SPI0_IPCLK 28
105#define CLK_GOUT_SPI0_PCLK 29
106#define CLK_GOUT_SYSREG_PERI_PCLK 30
107#define CLK_GOUT_UART_IPCLK 31
108#define CLK_GOUT_UART_PCLK 32
109#define CLK_GOUT_WDT0_PCLK 33
110#define CLK_GOUT_WDT1_PCLK 34
111#define PERI_NR_CLK 35
112
113/* CMU_CORE */
114#define CLK_MOUT_CORE_BUS_USER 1
115#define CLK_MOUT_CORE_CCI_USER 2
116#define CLK_MOUT_CORE_MMC_EMBD_USER 3
117#define CLK_MOUT_CORE_SSS_USER 4
118#define CLK_MOUT_CORE_GIC 5
119#define CLK_DOUT_CORE_BUSP 6
120#define CLK_GOUT_CCI_ACLK 7
121#define CLK_GOUT_GIC_CLK 8
122#define CLK_GOUT_MMC_EMBD_ACLK 9
123#define CLK_GOUT_MMC_EMBD_SDCLKIN 10
124#define CLK_GOUT_SSS_ACLK 11
125#define CLK_GOUT_SSS_PCLK 12
126#define CORE_NR_CLK 13
127
128/* CMU_DPU */
129#define CLK_MOUT_DPU_USER 1
130#define CLK_DOUT_DPU_BUSP 2
131#define CLK_GOUT_DPU_CMU_DPU_PCLK 3
132#define CLK_GOUT_DPU_DECON0_ACLK 4
133#define CLK_GOUT_DPU_DMA_ACLK 5
134#define CLK_GOUT_DPU_DPP_ACLK 6
135#define CLK_GOUT_DPU_PPMU_ACLK 7
136#define CLK_GOUT_DPU_PPMU_PCLK 8
137#define CLK_GOUT_DPU_SMMU_CLK 9
138#define CLK_GOUT_DPU_SYSREG_PCLK 10
139#define DPU_NR_CLK 11
140
141#endif /* _DT_BINDINGS_CLOCK_EXYNOS_850_H */