tjh.dev
Linux kernel mirror (for testing)
git.kernel.org/pub/scm/linux/kernel/git/torvalds/linux.git
kernel
os
linux
1/****************************************************************************/
2
3/*
4 * m53xxsim.h -- ColdFire 5329 registers
5 */
6
7/****************************************************************************/
8#ifndef m53xxsim_h
9#define m53xxsim_h
10/****************************************************************************/
11
12#define CPU_NAME "COLDFIRE(m53xx)"
13#define CPU_INSTR_PER_JIFFY 3
14#define MCF_BUSCLK (MCF_CLK / 3)
15
16#include <asm/m53xxacr.h>
17
18#define MCFINT_VECBASE 64
19#define MCFINT_UART0 26 /* Interrupt number for UART0 */
20#define MCFINT_UART1 27 /* Interrupt number for UART1 */
21#define MCFINT_UART2 28 /* Interrupt number for UART2 */
22#define MCFINT_I2C0 30 /* Interrupt number for I2C */
23#define MCFINT_QSPI 31 /* Interrupt number for QSPI */
24#define MCFINT_FECRX0 36 /* Interrupt number for FEC */
25#define MCFINT_FECTX0 40 /* Interrupt number for FEC */
26#define MCFINT_FECENTC0 42 /* Interrupt number for FEC */
27
28#define MCF_IRQ_UART0 (MCFINT_VECBASE + MCFINT_UART0)
29#define MCF_IRQ_UART1 (MCFINT_VECBASE + MCFINT_UART1)
30#define MCF_IRQ_UART2 (MCFINT_VECBASE + MCFINT_UART2)
31
32#define MCF_IRQ_FECRX0 (MCFINT_VECBASE + MCFINT_FECRX0)
33#define MCF_IRQ_FECTX0 (MCFINT_VECBASE + MCFINT_FECTX0)
34#define MCF_IRQ_FECENTC0 (MCFINT_VECBASE + MCFINT_FECENTC0)
35
36#define MCF_IRQ_I2C0 (MCFINT_VECBASE + MCFINT_I2C0)
37#define MCF_IRQ_QSPI (MCFINT_VECBASE + MCFINT_QSPI)
38
39#define MCF_WTM_WCR 0xFC098000
40
41/*
42 * Define the 532x SIM register set addresses.
43 */
44#define MCFSIM_IPRL 0xFC048004
45#define MCFSIM_IPRH 0xFC048000
46#define MCFSIM_IPR MCFSIM_IPRL
47#define MCFSIM_IMRL 0xFC04800C
48#define MCFSIM_IMRH 0xFC048008
49#define MCFSIM_IMR MCFSIM_IMRL
50#define MCFSIM_ICR0 0xFC048040
51#define MCFSIM_ICR1 0xFC048041
52#define MCFSIM_ICR2 0xFC048042
53#define MCFSIM_ICR3 0xFC048043
54#define MCFSIM_ICR4 0xFC048044
55#define MCFSIM_ICR5 0xFC048045
56#define MCFSIM_ICR6 0xFC048046
57#define MCFSIM_ICR7 0xFC048047
58#define MCFSIM_ICR8 0xFC048048
59#define MCFSIM_ICR9 0xFC048049
60#define MCFSIM_ICR10 0xFC04804A
61#define MCFSIM_ICR11 0xFC04804B
62
63/*
64 * Some symbol defines for the above...
65 */
66#define MCFSIM_SWDICR MCFSIM_ICR0 /* Watchdog timer ICR */
67#define MCFSIM_TIMER1ICR MCFSIM_ICR1 /* Timer 1 ICR */
68#define MCFSIM_TIMER2ICR MCFSIM_ICR2 /* Timer 2 ICR */
69#define MCFSIM_UART1ICR MCFSIM_ICR4 /* UART 1 ICR */
70#define MCFSIM_UART2ICR MCFSIM_ICR5 /* UART 2 ICR */
71#define MCFSIM_DMA0ICR MCFSIM_ICR6 /* DMA 0 ICR */
72#define MCFSIM_DMA1ICR MCFSIM_ICR7 /* DMA 1 ICR */
73#define MCFSIM_DMA2ICR MCFSIM_ICR8 /* DMA 2 ICR */
74#define MCFSIM_DMA3ICR MCFSIM_ICR9 /* DMA 3 ICR */
75
76
77#define MCFINTC0_SIMR 0xFC04801C
78#define MCFINTC0_CIMR 0xFC04801D
79#define MCFINTC0_ICR0 0xFC048040
80#define MCFINTC1_SIMR 0xFC04C01C
81#define MCFINTC1_CIMR 0xFC04C01D
82#define MCFINTC1_ICR0 0xFC04C040
83#define MCFINTC2_SIMR (0)
84#define MCFINTC2_CIMR (0)
85#define MCFINTC2_ICR0 (0)
86
87#define MCFSIM_ICR_TIMER1 (0xFC048040+32)
88#define MCFSIM_ICR_TIMER2 (0xFC048040+33)
89
90/*
91 * Define system peripheral IRQ usage.
92 */
93#define MCF_IRQ_TIMER (64 + 32) /* Timer0 */
94#define MCF_IRQ_PROFILER (64 + 33) /* Timer1 */
95
96/*
97 * UART module.
98 */
99#define MCFUART_BASE0 0xFC060000 /* Base address of UART1 */
100#define MCFUART_BASE1 0xFC064000 /* Base address of UART2 */
101#define MCFUART_BASE2 0xFC068000 /* Base address of UART3 */
102
103/*
104 * FEC module.
105 */
106#define MCFFEC_BASE0 0xFC030000 /* Base address of FEC0 */
107#define MCFFEC_SIZE0 0x800 /* Size of FEC0 region */
108
109/*
110 * QSPI module.
111 */
112#define MCFQSPI_BASE 0xFC05C000 /* Base address of QSPI */
113#define MCFQSPI_SIZE 0x40 /* Size of QSPI region */
114
115#define MCFQSPI_CS0 84
116#define MCFQSPI_CS1 85
117#define MCFQSPI_CS2 86
118
119/*
120 * Timer module.
121 */
122#define MCFTIMER_BASE1 0xFC070000 /* Base address of TIMER1 */
123#define MCFTIMER_BASE2 0xFC074000 /* Base address of TIMER2 */
124#define MCFTIMER_BASE3 0xFC078000 /* Base address of TIMER3 */
125#define MCFTIMER_BASE4 0xFC07C000 /* Base address of TIMER4 */
126
127/*********************************************************************
128 *
129 * Reset Controller Module
130 *
131 *********************************************************************/
132
133#define MCF_RCR 0xFC0A0000
134#define MCF_RSR 0xFC0A0001
135
136#define MCF_RCR_SWRESET 0x80 /* Software reset bit */
137#define MCF_RCR_FRCSTOUT 0x40 /* Force external reset */
138
139
140/*
141 * Power Management
142 */
143#define MCFPM_WCR 0xfc040013
144#define MCFPM_PPMSR0 0xfc04002c
145#define MCFPM_PPMCR0 0xfc04002d
146#define MCFPM_PPMSR1 0xfc04002e
147#define MCFPM_PPMCR1 0xfc04002f
148#define MCFPM_PPMHR0 0xfc040030
149#define MCFPM_PPMLR0 0xfc040034
150#define MCFPM_PPMHR1 0xfc040038
151#define MCFPM_LPCR 0xec090007
152
153/*
154 * The M5329EVB board needs a help getting its devices initialized
155 * at kernel start time if dBUG doesn't set it up (for example
156 * it is not used), so we need to do it manually.
157 */
158#ifdef __ASSEMBLER__
159.macro m5329EVB_setup
160 movel #0xFC098000, %a7
161 movel #0x0, (%a7)
162#define CORE_SRAM 0x80000000
163#define CORE_SRAM_SIZE 0x8000
164 movel #CORE_SRAM, %d0
165 addl #0x221, %d0
166 movec %d0,%RAMBAR1
167 movel #CORE_SRAM, %sp
168 addl #CORE_SRAM_SIZE, %sp
169 jsr sysinit
170.endm
171#define PLATFORM_SETUP m5329EVB_setup
172
173#endif /* __ASSEMBLER__ */
174
175/*********************************************************************
176 *
177 * Chip Configuration Module (CCM)
178 *
179 *********************************************************************/
180
181/* Register read/write macros */
182#define MCF_CCM_CCR 0xFC0A0004
183#define MCF_CCM_RCON 0xFC0A0008
184#define MCF_CCM_CIR 0xFC0A000A
185#define MCF_CCM_MISCCR 0xFC0A0010
186#define MCF_CCM_CDR 0xFC0A0012
187#define MCF_CCM_UHCSR 0xFC0A0014
188#define MCF_CCM_UOCSR 0xFC0A0016
189
190/* Bit definitions and macros for MCF_CCM_CCR */
191#define MCF_CCM_CCR_RESERVED (0x0001)
192#define MCF_CCM_CCR_PLL_MODE (0x0003)
193#define MCF_CCM_CCR_OSC_MODE (0x0005)
194#define MCF_CCM_CCR_BOOTPS(x) (((x)&0x0003)<<3|0x0001)
195#define MCF_CCM_CCR_LOAD (0x0021)
196#define MCF_CCM_CCR_LIMP (0x0041)
197#define MCF_CCM_CCR_CSC(x) (((x)&0x0003)<<8|0x0001)
198
199/* Bit definitions and macros for MCF_CCM_RCON */
200#define MCF_CCM_RCON_RESERVED (0x0001)
201#define MCF_CCM_RCON_PLL_MODE (0x0003)
202#define MCF_CCM_RCON_OSC_MODE (0x0005)
203#define MCF_CCM_RCON_BOOTPS(x) (((x)&0x0003)<<3|0x0001)
204#define MCF_CCM_RCON_LOAD (0x0021)
205#define MCF_CCM_RCON_LIMP (0x0041)
206#define MCF_CCM_RCON_CSC(x) (((x)&0x0003)<<8|0x0001)
207
208/* Bit definitions and macros for MCF_CCM_CIR */
209#define MCF_CCM_CIR_PRN(x) (((x)&0x003F)<<0)
210#define MCF_CCM_CIR_PIN(x) (((x)&0x03FF)<<6)
211
212/* Bit definitions and macros for MCF_CCM_MISCCR */
213#define MCF_CCM_MISCCR_USBSRC (0x0001)
214#define MCF_CCM_MISCCR_USBDIV (0x0002)
215#define MCF_CCM_MISCCR_SSI_SRC (0x0010)
216#define MCF_CCM_MISCCR_TIM_DMA (0x0020)
217#define MCF_CCM_MISCCR_SSI_PUS (0x0040)
218#define MCF_CCM_MISCCR_SSI_PUE (0x0080)
219#define MCF_CCM_MISCCR_LCD_CHEN (0x0100)
220#define MCF_CCM_MISCCR_LIMP (0x1000)
221#define MCF_CCM_MISCCR_PLL_LOCK (0x2000)
222
223/* Bit definitions and macros for MCF_CCM_CDR */
224#define MCF_CCM_CDR_SSIDIV(x) (((x)&0x000F)<<0)
225#define MCF_CCM_CDR_LPDIV(x) (((x)&0x000F)<<8)
226
227/* Bit definitions and macros for MCF_CCM_UHCSR */
228#define MCF_CCM_UHCSR_XPDE (0x0001)
229#define MCF_CCM_UHCSR_UHMIE (0x0002)
230#define MCF_CCM_UHCSR_WKUP (0x0004)
231#define MCF_CCM_UHCSR_PORTIND(x) (((x)&0x0003)<<14)
232
233/* Bit definitions and macros for MCF_CCM_UOCSR */
234#define MCF_CCM_UOCSR_XPDE (0x0001)
235#define MCF_CCM_UOCSR_UOMIE (0x0002)
236#define MCF_CCM_UOCSR_WKUP (0x0004)
237#define MCF_CCM_UOCSR_PWRFLT (0x0008)
238#define MCF_CCM_UOCSR_SEND (0x0010)
239#define MCF_CCM_UOCSR_VVLD (0x0020)
240#define MCF_CCM_UOCSR_BVLD (0x0040)
241#define MCF_CCM_UOCSR_AVLD (0x0080)
242#define MCF_CCM_UOCSR_DPPU (0x0100)
243#define MCF_CCM_UOCSR_DCR_VBUS (0x0200)
244#define MCF_CCM_UOCSR_CRG_VBUS (0x0400)
245#define MCF_CCM_UOCSR_DRV_VBUS (0x0800)
246#define MCF_CCM_UOCSR_DMPD (0x1000)
247#define MCF_CCM_UOCSR_DPPD (0x2000)
248#define MCF_CCM_UOCSR_PORTIND(x) (((x)&0x0003)<<14)
249
250/*********************************************************************
251 *
252 * FlexBus Chip Selects (FBCS)
253 *
254 *********************************************************************/
255
256/* Register read/write macros */
257#define MCF_FBCS0_CSAR 0xFC008000
258#define MCF_FBCS0_CSMR 0xFC008004
259#define MCF_FBCS0_CSCR 0xFC008008
260#define MCF_FBCS1_CSAR 0xFC00800C
261#define MCF_FBCS1_CSMR 0xFC008010
262#define MCF_FBCS1_CSCR 0xFC008014
263#define MCF_FBCS2_CSAR 0xFC008018
264#define MCF_FBCS2_CSMR 0xFC00801C
265#define MCF_FBCS2_CSCR 0xFC008020
266#define MCF_FBCS3_CSAR 0xFC008024
267#define MCF_FBCS3_CSMR 0xFC008028
268#define MCF_FBCS3_CSCR 0xFC00802C
269#define MCF_FBCS4_CSAR 0xFC008030
270#define MCF_FBCS4_CSMR 0xFC008034
271#define MCF_FBCS4_CSCR 0xFC008038
272#define MCF_FBCS5_CSAR 0xFC00803C
273#define MCF_FBCS5_CSMR 0xFC008040
274#define MCF_FBCS5_CSCR 0xFC008044
275
276/* Bit definitions and macros for MCF_FBCS_CSAR */
277#define MCF_FBCS_CSAR_BA(x) ((x)&0xFFFF0000)
278
279/* Bit definitions and macros for MCF_FBCS_CSMR */
280#define MCF_FBCS_CSMR_V (0x00000001)
281#define MCF_FBCS_CSMR_WP (0x00000100)
282#define MCF_FBCS_CSMR_BAM(x) (((x)&0x0000FFFF)<<16)
283#define MCF_FBCS_CSMR_BAM_4G (0xFFFF0000)
284#define MCF_FBCS_CSMR_BAM_2G (0x7FFF0000)
285#define MCF_FBCS_CSMR_BAM_1G (0x3FFF0000)
286#define MCF_FBCS_CSMR_BAM_1024M (0x3FFF0000)
287#define MCF_FBCS_CSMR_BAM_512M (0x1FFF0000)
288#define MCF_FBCS_CSMR_BAM_256M (0x0FFF0000)
289#define MCF_FBCS_CSMR_BAM_128M (0x07FF0000)
290#define MCF_FBCS_CSMR_BAM_64M (0x03FF0000)
291#define MCF_FBCS_CSMR_BAM_32M (0x01FF0000)
292#define MCF_FBCS_CSMR_BAM_16M (0x00FF0000)
293#define MCF_FBCS_CSMR_BAM_8M (0x007F0000)
294#define MCF_FBCS_CSMR_BAM_4M (0x003F0000)
295#define MCF_FBCS_CSMR_BAM_2M (0x001F0000)
296#define MCF_FBCS_CSMR_BAM_1M (0x000F0000)
297#define MCF_FBCS_CSMR_BAM_1024K (0x000F0000)
298#define MCF_FBCS_CSMR_BAM_512K (0x00070000)
299#define MCF_FBCS_CSMR_BAM_256K (0x00030000)
300#define MCF_FBCS_CSMR_BAM_128K (0x00010000)
301#define MCF_FBCS_CSMR_BAM_64K (0x00000000)
302
303/* Bit definitions and macros for MCF_FBCS_CSCR */
304#define MCF_FBCS_CSCR_BSTW (0x00000008)
305#define MCF_FBCS_CSCR_BSTR (0x00000010)
306#define MCF_FBCS_CSCR_BEM (0x00000020)
307#define MCF_FBCS_CSCR_PS(x) (((x)&0x00000003)<<6)
308#define MCF_FBCS_CSCR_AA (0x00000100)
309#define MCF_FBCS_CSCR_SBM (0x00000200)
310#define MCF_FBCS_CSCR_WS(x) (((x)&0x0000003F)<<10)
311#define MCF_FBCS_CSCR_WRAH(x) (((x)&0x00000003)<<16)
312#define MCF_FBCS_CSCR_RDAH(x) (((x)&0x00000003)<<18)
313#define MCF_FBCS_CSCR_ASET(x) (((x)&0x00000003)<<20)
314#define MCF_FBCS_CSCR_SWSEN (0x00800000)
315#define MCF_FBCS_CSCR_SWS(x) (((x)&0x0000003F)<<26)
316#define MCF_FBCS_CSCR_PS_8 (0x0040)
317#define MCF_FBCS_CSCR_PS_16 (0x0080)
318#define MCF_FBCS_CSCR_PS_32 (0x0000)
319
320/*********************************************************************
321 *
322 * General Purpose I/O (GPIO)
323 *
324 *********************************************************************/
325
326/* Register read/write macros */
327#define MCFGPIO_PODR_FECH (0xFC0A4000)
328#define MCFGPIO_PODR_FECL (0xFC0A4001)
329#define MCFGPIO_PODR_SSI (0xFC0A4002)
330#define MCFGPIO_PODR_BUSCTL (0xFC0A4003)
331#define MCFGPIO_PODR_BE (0xFC0A4004)
332#define MCFGPIO_PODR_CS (0xFC0A4005)
333#define MCFGPIO_PODR_PWM (0xFC0A4006)
334#define MCFGPIO_PODR_FECI2C (0xFC0A4007)
335#define MCFGPIO_PODR_UART (0xFC0A4009)
336#define MCFGPIO_PODR_QSPI (0xFC0A400A)
337#define MCFGPIO_PODR_TIMER (0xFC0A400B)
338#define MCFGPIO_PODR_LCDDATAH (0xFC0A400D)
339#define MCFGPIO_PODR_LCDDATAM (0xFC0A400E)
340#define MCFGPIO_PODR_LCDDATAL (0xFC0A400F)
341#define MCFGPIO_PODR_LCDCTLH (0xFC0A4010)
342#define MCFGPIO_PODR_LCDCTLL (0xFC0A4011)
343#define MCFGPIO_PDDR_FECH (0xFC0A4014)
344#define MCFGPIO_PDDR_FECL (0xFC0A4015)
345#define MCFGPIO_PDDR_SSI (0xFC0A4016)
346#define MCFGPIO_PDDR_BUSCTL (0xFC0A4017)
347#define MCFGPIO_PDDR_BE (0xFC0A4018)
348#define MCFGPIO_PDDR_CS (0xFC0A4019)
349#define MCFGPIO_PDDR_PWM (0xFC0A401A)
350#define MCFGPIO_PDDR_FECI2C (0xFC0A401B)
351#define MCFGPIO_PDDR_UART (0xFC0A401C)
352#define MCFGPIO_PDDR_QSPI (0xFC0A401E)
353#define MCFGPIO_PDDR_TIMER (0xFC0A401F)
354#define MCFGPIO_PDDR_LCDDATAH (0xFC0A4021)
355#define MCFGPIO_PDDR_LCDDATAM (0xFC0A4022)
356#define MCFGPIO_PDDR_LCDDATAL (0xFC0A4023)
357#define MCFGPIO_PDDR_LCDCTLH (0xFC0A4024)
358#define MCFGPIO_PDDR_LCDCTLL (0xFC0A4025)
359#define MCFGPIO_PPDSDR_FECH (0xFC0A4028)
360#define MCFGPIO_PPDSDR_FECL (0xFC0A4029)
361#define MCFGPIO_PPDSDR_SSI (0xFC0A402A)
362#define MCFGPIO_PPDSDR_BUSCTL (0xFC0A402B)
363#define MCFGPIO_PPDSDR_BE (0xFC0A402C)
364#define MCFGPIO_PPDSDR_CS (0xFC0A402D)
365#define MCFGPIO_PPDSDR_PWM (0xFC0A402E)
366#define MCFGPIO_PPDSDR_FECI2C (0xFC0A402F)
367#define MCFGPIO_PPDSDR_UART (0xFC0A4031)
368#define MCFGPIO_PPDSDR_QSPI (0xFC0A4032)
369#define MCFGPIO_PPDSDR_TIMER (0xFC0A4033)
370#define MCFGPIO_PPDSDR_LCDDATAH (0xFC0A4035)
371#define MCFGPIO_PPDSDR_LCDDATAM (0xFC0A4036)
372#define MCFGPIO_PPDSDR_LCDDATAL (0xFC0A4037)
373#define MCFGPIO_PPDSDR_LCDCTLH (0xFC0A4038)
374#define MCFGPIO_PPDSDR_LCDCTLL (0xFC0A4039)
375#define MCFGPIO_PCLRR_FECH (0xFC0A403C)
376#define MCFGPIO_PCLRR_FECL (0xFC0A403D)
377#define MCFGPIO_PCLRR_SSI (0xFC0A403E)
378#define MCFGPIO_PCLRR_BUSCTL (0xFC0A403F)
379#define MCFGPIO_PCLRR_BE (0xFC0A4040)
380#define MCFGPIO_PCLRR_CS (0xFC0A4041)
381#define MCFGPIO_PCLRR_PWM (0xFC0A4042)
382#define MCFGPIO_PCLRR_FECI2C (0xFC0A4043)
383#define MCFGPIO_PCLRR_UART (0xFC0A4045)
384#define MCFGPIO_PCLRR_QSPI (0xFC0A4046)
385#define MCFGPIO_PCLRR_TIMER (0xFC0A4047)
386#define MCFGPIO_PCLRR_LCDDATAH (0xFC0A4049)
387#define MCFGPIO_PCLRR_LCDDATAM (0xFC0A404A)
388#define MCFGPIO_PCLRR_LCDDATAL (0xFC0A404B)
389#define MCFGPIO_PCLRR_LCDCTLH (0xFC0A404C)
390#define MCFGPIO_PCLRR_LCDCTLL (0xFC0A404D)
391#define MCFGPIO_PAR_FEC (0xFC0A4050)
392#define MCFGPIO_PAR_PWM (0xFC0A4051)
393#define MCFGPIO_PAR_BUSCTL (0xFC0A4052)
394#define MCFGPIO_PAR_FECI2C (0xFC0A4053)
395#define MCFGPIO_PAR_BE (0xFC0A4054)
396#define MCFGPIO_PAR_CS (0xFC0A4055)
397#define MCFGPIO_PAR_SSI (0xFC0A4056)
398#define MCFGPIO_PAR_UART (0xFC0A4058)
399#define MCFGPIO_PAR_QSPI (0xFC0A405A)
400#define MCFGPIO_PAR_TIMER (0xFC0A405C)
401#define MCFGPIO_PAR_LCDDATA (0xFC0A405D)
402#define MCFGPIO_PAR_LCDCTL (0xFC0A405E)
403#define MCFGPIO_PAR_IRQ (0xFC0A4060)
404#define MCFGPIO_MSCR_FLEXBUS (0xFC0A4064)
405#define MCFGPIO_MSCR_SDRAM (0xFC0A4065)
406#define MCFGPIO_DSCR_I2C (0xFC0A4068)
407#define MCFGPIO_DSCR_PWM (0xFC0A4069)
408#define MCFGPIO_DSCR_FEC (0xFC0A406A)
409#define MCFGPIO_DSCR_UART (0xFC0A406B)
410#define MCFGPIO_DSCR_QSPI (0xFC0A406C)
411#define MCFGPIO_DSCR_TIMER (0xFC0A406D)
412#define MCFGPIO_DSCR_SSI (0xFC0A406E)
413#define MCFGPIO_DSCR_LCD (0xFC0A406F)
414#define MCFGPIO_DSCR_DEBUG (0xFC0A4070)
415#define MCFGPIO_DSCR_CLKRST (0xFC0A4071)
416#define MCFGPIO_DSCR_IRQ (0xFC0A4072)
417
418/* Bit definitions and macros for MCF_GPIO_PODR_FECH */
419#define MCF_GPIO_PODR_FECH_PODR_FECH0 (0x01)
420#define MCF_GPIO_PODR_FECH_PODR_FECH1 (0x02)
421#define MCF_GPIO_PODR_FECH_PODR_FECH2 (0x04)
422#define MCF_GPIO_PODR_FECH_PODR_FECH3 (0x08)
423#define MCF_GPIO_PODR_FECH_PODR_FECH4 (0x10)
424#define MCF_GPIO_PODR_FECH_PODR_FECH5 (0x20)
425#define MCF_GPIO_PODR_FECH_PODR_FECH6 (0x40)
426#define MCF_GPIO_PODR_FECH_PODR_FECH7 (0x80)
427
428/* Bit definitions and macros for MCF_GPIO_PODR_FECL */
429#define MCF_GPIO_PODR_FECL_PODR_FECL0 (0x01)
430#define MCF_GPIO_PODR_FECL_PODR_FECL1 (0x02)
431#define MCF_GPIO_PODR_FECL_PODR_FECL2 (0x04)
432#define MCF_GPIO_PODR_FECL_PODR_FECL3 (0x08)
433#define MCF_GPIO_PODR_FECL_PODR_FECL4 (0x10)
434#define MCF_GPIO_PODR_FECL_PODR_FECL5 (0x20)
435#define MCF_GPIO_PODR_FECL_PODR_FECL6 (0x40)
436#define MCF_GPIO_PODR_FECL_PODR_FECL7 (0x80)
437
438/* Bit definitions and macros for MCF_GPIO_PODR_SSI */
439#define MCF_GPIO_PODR_SSI_PODR_SSI0 (0x01)
440#define MCF_GPIO_PODR_SSI_PODR_SSI1 (0x02)
441#define MCF_GPIO_PODR_SSI_PODR_SSI2 (0x04)
442#define MCF_GPIO_PODR_SSI_PODR_SSI3 (0x08)
443#define MCF_GPIO_PODR_SSI_PODR_SSI4 (0x10)
444
445/* Bit definitions and macros for MCF_GPIO_PODR_BUSCTL */
446#define MCF_GPIO_PODR_BUSCTL_POSDR_BUSCTL0 (0x01)
447#define MCF_GPIO_PODR_BUSCTL_PODR_BUSCTL1 (0x02)
448#define MCF_GPIO_PODR_BUSCTL_PODR_BUSCTL2 (0x04)
449#define MCF_GPIO_PODR_BUSCTL_PODR_BUSCTL3 (0x08)
450
451/* Bit definitions and macros for MCF_GPIO_PODR_BE */
452#define MCF_GPIO_PODR_BE_PODR_BE0 (0x01)
453#define MCF_GPIO_PODR_BE_PODR_BE1 (0x02)
454#define MCF_GPIO_PODR_BE_PODR_BE2 (0x04)
455#define MCF_GPIO_PODR_BE_PODR_BE3 (0x08)
456
457/* Bit definitions and macros for MCF_GPIO_PODR_CS */
458#define MCF_GPIO_PODR_CS_PODR_CS1 (0x02)
459#define MCF_GPIO_PODR_CS_PODR_CS2 (0x04)
460#define MCF_GPIO_PODR_CS_PODR_CS3 (0x08)
461#define MCF_GPIO_PODR_CS_PODR_CS4 (0x10)
462#define MCF_GPIO_PODR_CS_PODR_CS5 (0x20)
463
464/* Bit definitions and macros for MCF_GPIO_PODR_PWM */
465#define MCF_GPIO_PODR_PWM_PODR_PWM2 (0x04)
466#define MCF_GPIO_PODR_PWM_PODR_PWM3 (0x08)
467#define MCF_GPIO_PODR_PWM_PODR_PWM4 (0x10)
468#define MCF_GPIO_PODR_PWM_PODR_PWM5 (0x20)
469
470/* Bit definitions and macros for MCF_GPIO_PODR_FECI2C */
471#define MCF_GPIO_PODR_FECI2C_PODR_FECI2C0 (0x01)
472#define MCF_GPIO_PODR_FECI2C_PODR_FECI2C1 (0x02)
473#define MCF_GPIO_PODR_FECI2C_PODR_FECI2C2 (0x04)
474#define MCF_GPIO_PODR_FECI2C_PODR_FECI2C3 (0x08)
475
476/* Bit definitions and macros for MCF_GPIO_PODR_UART */
477#define MCF_GPIO_PODR_UART_PODR_UART0 (0x01)
478#define MCF_GPIO_PODR_UART_PODR_UART1 (0x02)
479#define MCF_GPIO_PODR_UART_PODR_UART2 (0x04)
480#define MCF_GPIO_PODR_UART_PODR_UART3 (0x08)
481#define MCF_GPIO_PODR_UART_PODR_UART4 (0x10)
482#define MCF_GPIO_PODR_UART_PODR_UART5 (0x20)
483#define MCF_GPIO_PODR_UART_PODR_UART6 (0x40)
484#define MCF_GPIO_PODR_UART_PODR_UART7 (0x80)
485
486/* Bit definitions and macros for MCF_GPIO_PODR_QSPI */
487#define MCF_GPIO_PODR_QSPI_PODR_QSPI0 (0x01)
488#define MCF_GPIO_PODR_QSPI_PODR_QSPI1 (0x02)
489#define MCF_GPIO_PODR_QSPI_PODR_QSPI2 (0x04)
490#define MCF_GPIO_PODR_QSPI_PODR_QSPI3 (0x08)
491#define MCF_GPIO_PODR_QSPI_PODR_QSPI4 (0x10)
492#define MCF_GPIO_PODR_QSPI_PODR_QSPI5 (0x20)
493
494/* Bit definitions and macros for MCF_GPIO_PODR_TIMER */
495#define MCF_GPIO_PODR_TIMER_PODR_TIMER0 (0x01)
496#define MCF_GPIO_PODR_TIMER_PODR_TIMER1 (0x02)
497#define MCF_GPIO_PODR_TIMER_PODR_TIMER2 (0x04)
498#define MCF_GPIO_PODR_TIMER_PODR_TIMER3 (0x08)
499
500/* Bit definitions and macros for MCF_GPIO_PODR_LCDDATAH */
501#define MCF_GPIO_PODR_LCDDATAH_PODR_LCDDATAH0 (0x01)
502#define MCF_GPIO_PODR_LCDDATAH_PODR_LCDDATAH1 (0x02)
503
504/* Bit definitions and macros for MCF_GPIO_PODR_LCDDATAM */
505#define MCF_GPIO_PODR_LCDDATAM_PODR_LCDDATAM0 (0x01)
506#define MCF_GPIO_PODR_LCDDATAM_PODR_LCDDATAM1 (0x02)
507#define MCF_GPIO_PODR_LCDDATAM_PODR_LCDDATAM2 (0x04)
508#define MCF_GPIO_PODR_LCDDATAM_PODR_LCDDATAM3 (0x08)
509#define MCF_GPIO_PODR_LCDDATAM_PODR_LCDDATAM4 (0x10)
510#define MCF_GPIO_PODR_LCDDATAM_PODR_LCDDATAM5 (0x20)
511#define MCF_GPIO_PODR_LCDDATAM_PODR_LCDDATAM6 (0x40)
512#define MCF_GPIO_PODR_LCDDATAM_PODR_LCDDATAM7 (0x80)
513
514/* Bit definitions and macros for MCF_GPIO_PODR_LCDDATAL */
515#define MCF_GPIO_PODR_LCDDATAL_PODR_LCDDATAL0 (0x01)
516#define MCF_GPIO_PODR_LCDDATAL_PODR_LCDDATAL1 (0x02)
517#define MCF_GPIO_PODR_LCDDATAL_PODR_LCDDATAL2 (0x04)
518#define MCF_GPIO_PODR_LCDDATAL_PODR_LCDDATAL3 (0x08)
519#define MCF_GPIO_PODR_LCDDATAL_PODR_LCDDATAL4 (0x10)
520#define MCF_GPIO_PODR_LCDDATAL_PODR_LCDDATAL5 (0x20)
521#define MCF_GPIO_PODR_LCDDATAL_PODR_LCDDATAL6 (0x40)
522#define MCF_GPIO_PODR_LCDDATAL_PODR_LCDDATAL7 (0x80)
523
524/* Bit definitions and macros for MCF_GPIO_PODR_LCDCTLH */
525#define MCF_GPIO_PODR_LCDCTLH_PODR_LCDCTLH0 (0x01)
526
527/* Bit definitions and macros for MCF_GPIO_PODR_LCDCTLL */
528#define MCF_GPIO_PODR_LCDCTLL_PODR_LCDCTLL0 (0x01)
529#define MCF_GPIO_PODR_LCDCTLL_PODR_LCDCTLL1 (0x02)
530#define MCF_GPIO_PODR_LCDCTLL_PODR_LCDCTLL2 (0x04)
531#define MCF_GPIO_PODR_LCDCTLL_PODR_LCDCTLL3 (0x08)
532#define MCF_GPIO_PODR_LCDCTLL_PODR_LCDCTLL4 (0x10)
533#define MCF_GPIO_PODR_LCDCTLL_PODR_LCDCTLL5 (0x20)
534#define MCF_GPIO_PODR_LCDCTLL_PODR_LCDCTLL6 (0x40)
535#define MCF_GPIO_PODR_LCDCTLL_PODR_LCDCTLL7 (0x80)
536
537/* Bit definitions and macros for MCF_GPIO_PDDR_FECH */
538#define MCF_GPIO_PDDR_FECH_PDDR_FECH0 (0x01)
539#define MCF_GPIO_PDDR_FECH_PDDR_FECH1 (0x02)
540#define MCF_GPIO_PDDR_FECH_PDDR_FECH2 (0x04)
541#define MCF_GPIO_PDDR_FECH_PDDR_FECH3 (0x08)
542#define MCF_GPIO_PDDR_FECH_PDDR_FECH4 (0x10)
543#define MCF_GPIO_PDDR_FECH_PDDR_FECH5 (0x20)
544#define MCF_GPIO_PDDR_FECH_PDDR_FECH6 (0x40)
545#define MCF_GPIO_PDDR_FECH_PDDR_FECH7 (0x80)
546
547/* Bit definitions and macros for MCF_GPIO_PDDR_FECL */
548#define MCF_GPIO_PDDR_FECL_PDDR_FECL0 (0x01)
549#define MCF_GPIO_PDDR_FECL_PDDR_FECL1 (0x02)
550#define MCF_GPIO_PDDR_FECL_PDDR_FECL2 (0x04)
551#define MCF_GPIO_PDDR_FECL_PDDR_FECL3 (0x08)
552#define MCF_GPIO_PDDR_FECL_PDDR_FECL4 (0x10)
553#define MCF_GPIO_PDDR_FECL_PDDR_FECL5 (0x20)
554#define MCF_GPIO_PDDR_FECL_PDDR_FECL6 (0x40)
555#define MCF_GPIO_PDDR_FECL_PDDR_FECL7 (0x80)
556
557/* Bit definitions and macros for MCF_GPIO_PDDR_SSI */
558#define MCF_GPIO_PDDR_SSI_PDDR_SSI0 (0x01)
559#define MCF_GPIO_PDDR_SSI_PDDR_SSI1 (0x02)
560#define MCF_GPIO_PDDR_SSI_PDDR_SSI2 (0x04)
561#define MCF_GPIO_PDDR_SSI_PDDR_SSI3 (0x08)
562#define MCF_GPIO_PDDR_SSI_PDDR_SSI4 (0x10)
563
564/* Bit definitions and macros for MCF_GPIO_PDDR_BUSCTL */
565#define MCF_GPIO_PDDR_BUSCTL_POSDR_BUSCTL0 (0x01)
566#define MCF_GPIO_PDDR_BUSCTL_PDDR_BUSCTL1 (0x02)
567#define MCF_GPIO_PDDR_BUSCTL_PDDR_BUSCTL2 (0x04)
568#define MCF_GPIO_PDDR_BUSCTL_PDDR_BUSCTL3 (0x08)
569
570/* Bit definitions and macros for MCF_GPIO_PDDR_BE */
571#define MCF_GPIO_PDDR_BE_PDDR_BE0 (0x01)
572#define MCF_GPIO_PDDR_BE_PDDR_BE1 (0x02)
573#define MCF_GPIO_PDDR_BE_PDDR_BE2 (0x04)
574#define MCF_GPIO_PDDR_BE_PDDR_BE3 (0x08)
575
576/* Bit definitions and macros for MCF_GPIO_PDDR_CS */
577#define MCF_GPIO_PDDR_CS_PDDR_CS1 (0x02)
578#define MCF_GPIO_PDDR_CS_PDDR_CS2 (0x04)
579#define MCF_GPIO_PDDR_CS_PDDR_CS3 (0x08)
580#define MCF_GPIO_PDDR_CS_PDDR_CS4 (0x10)
581#define MCF_GPIO_PDDR_CS_PDDR_CS5 (0x20)
582
583/* Bit definitions and macros for MCF_GPIO_PDDR_PWM */
584#define MCF_GPIO_PDDR_PWM_PDDR_PWM2 (0x04)
585#define MCF_GPIO_PDDR_PWM_PDDR_PWM3 (0x08)
586#define MCF_GPIO_PDDR_PWM_PDDR_PWM4 (0x10)
587#define MCF_GPIO_PDDR_PWM_PDDR_PWM5 (0x20)
588
589/* Bit definitions and macros for MCF_GPIO_PDDR_FECI2C */
590#define MCF_GPIO_PDDR_FECI2C_PDDR_FECI2C0 (0x01)
591#define MCF_GPIO_PDDR_FECI2C_PDDR_FECI2C1 (0x02)
592#define MCF_GPIO_PDDR_FECI2C_PDDR_FECI2C2 (0x04)
593#define MCF_GPIO_PDDR_FECI2C_PDDR_FECI2C3 (0x08)
594
595/* Bit definitions and macros for MCF_GPIO_PDDR_UART */
596#define MCF_GPIO_PDDR_UART_PDDR_UART0 (0x01)
597#define MCF_GPIO_PDDR_UART_PDDR_UART1 (0x02)
598#define MCF_GPIO_PDDR_UART_PDDR_UART2 (0x04)
599#define MCF_GPIO_PDDR_UART_PDDR_UART3 (0x08)
600#define MCF_GPIO_PDDR_UART_PDDR_UART4 (0x10)
601#define MCF_GPIO_PDDR_UART_PDDR_UART5 (0x20)
602#define MCF_GPIO_PDDR_UART_PDDR_UART6 (0x40)
603#define MCF_GPIO_PDDR_UART_PDDR_UART7 (0x80)
604
605/* Bit definitions and macros for MCF_GPIO_PDDR_QSPI */
606#define MCF_GPIO_PDDR_QSPI_PDDR_QSPI0 (0x01)
607#define MCF_GPIO_PDDR_QSPI_PDDR_QSPI1 (0x02)
608#define MCF_GPIO_PDDR_QSPI_PDDR_QSPI2 (0x04)
609#define MCF_GPIO_PDDR_QSPI_PDDR_QSPI3 (0x08)
610#define MCF_GPIO_PDDR_QSPI_PDDR_QSPI4 (0x10)
611#define MCF_GPIO_PDDR_QSPI_PDDR_QSPI5 (0x20)
612
613/* Bit definitions and macros for MCF_GPIO_PDDR_TIMER */
614#define MCF_GPIO_PDDR_TIMER_PDDR_TIMER0 (0x01)
615#define MCF_GPIO_PDDR_TIMER_PDDR_TIMER1 (0x02)
616#define MCF_GPIO_PDDR_TIMER_PDDR_TIMER2 (0x04)
617#define MCF_GPIO_PDDR_TIMER_PDDR_TIMER3 (0x08)
618
619/* Bit definitions and macros for MCF_GPIO_PDDR_LCDDATAH */
620#define MCF_GPIO_PDDR_LCDDATAH_PDDR_LCDDATAH0 (0x01)
621#define MCF_GPIO_PDDR_LCDDATAH_PDDR_LCDDATAH1 (0x02)
622
623/* Bit definitions and macros for MCF_GPIO_PDDR_LCDDATAM */
624#define MCF_GPIO_PDDR_LCDDATAM_PDDR_LCDDATAM0 (0x01)
625#define MCF_GPIO_PDDR_LCDDATAM_PDDR_LCDDATAM1 (0x02)
626#define MCF_GPIO_PDDR_LCDDATAM_PDDR_LCDDATAM2 (0x04)
627#define MCF_GPIO_PDDR_LCDDATAM_PDDR_LCDDATAM3 (0x08)
628#define MCF_GPIO_PDDR_LCDDATAM_PDDR_LCDDATAM4 (0x10)
629#define MCF_GPIO_PDDR_LCDDATAM_PDDR_LCDDATAM5 (0x20)
630#define MCF_GPIO_PDDR_LCDDATAM_PDDR_LCDDATAM6 (0x40)
631#define MCF_GPIO_PDDR_LCDDATAM_PDDR_LCDDATAM7 (0x80)
632
633/* Bit definitions and macros for MCF_GPIO_PDDR_LCDDATAL */
634#define MCF_GPIO_PDDR_LCDDATAL_PDDR_LCDDATAL0 (0x01)
635#define MCF_GPIO_PDDR_LCDDATAL_PDDR_LCDDATAL1 (0x02)
636#define MCF_GPIO_PDDR_LCDDATAL_PDDR_LCDDATAL2 (0x04)
637#define MCF_GPIO_PDDR_LCDDATAL_PDDR_LCDDATAL3 (0x08)
638#define MCF_GPIO_PDDR_LCDDATAL_PDDR_LCDDATAL4 (0x10)
639#define MCF_GPIO_PDDR_LCDDATAL_PDDR_LCDDATAL5 (0x20)
640#define MCF_GPIO_PDDR_LCDDATAL_PDDR_LCDDATAL6 (0x40)
641#define MCF_GPIO_PDDR_LCDDATAL_PDDR_LCDDATAL7 (0x80)
642
643/* Bit definitions and macros for MCF_GPIO_PDDR_LCDCTLH */
644#define MCF_GPIO_PDDR_LCDCTLH_PDDR_LCDCTLH0 (0x01)
645
646/* Bit definitions and macros for MCF_GPIO_PDDR_LCDCTLL */
647#define MCF_GPIO_PDDR_LCDCTLL_PDDR_LCDCTLL0 (0x01)
648#define MCF_GPIO_PDDR_LCDCTLL_PDDR_LCDCTLL1 (0x02)
649#define MCF_GPIO_PDDR_LCDCTLL_PDDR_LCDCTLL2 (0x04)
650#define MCF_GPIO_PDDR_LCDCTLL_PDDR_LCDCTLL3 (0x08)
651#define MCF_GPIO_PDDR_LCDCTLL_PDDR_LCDCTLL4 (0x10)
652#define MCF_GPIO_PDDR_LCDCTLL_PDDR_LCDCTLL5 (0x20)
653#define MCF_GPIO_PDDR_LCDCTLL_PDDR_LCDCTLL6 (0x40)
654#define MCF_GPIO_PDDR_LCDCTLL_PDDR_LCDCTLL7 (0x80)
655
656/* Bit definitions and macros for MCF_GPIO_PPDSDR_FECH */
657#define MCF_GPIO_PPDSDR_FECH_PPDSDR_FECH0 (0x01)
658#define MCF_GPIO_PPDSDR_FECH_PPDSDR_FECH1 (0x02)
659#define MCF_GPIO_PPDSDR_FECH_PPDSDR_FECH2 (0x04)
660#define MCF_GPIO_PPDSDR_FECH_PPDSDR_FECH3 (0x08)
661#define MCF_GPIO_PPDSDR_FECH_PPDSDR_FECH4 (0x10)
662#define MCF_GPIO_PPDSDR_FECH_PPDSDR_FECH5 (0x20)
663#define MCF_GPIO_PPDSDR_FECH_PPDSDR_FECH6 (0x40)
664#define MCF_GPIO_PPDSDR_FECH_PPDSDR_FECH7 (0x80)
665
666/* Bit definitions and macros for MCF_GPIO_PPDSDR_FECL */
667#define MCF_GPIO_PPDSDR_FECL_PPDSDR_FECL0 (0x01)
668#define MCF_GPIO_PPDSDR_FECL_PPDSDR_FECL1 (0x02)
669#define MCF_GPIO_PPDSDR_FECL_PPDSDR_FECL2 (0x04)
670#define MCF_GPIO_PPDSDR_FECL_PPDSDR_FECL3 (0x08)
671#define MCF_GPIO_PPDSDR_FECL_PPDSDR_FECL4 (0x10)
672#define MCF_GPIO_PPDSDR_FECL_PPDSDR_FECL5 (0x20)
673#define MCF_GPIO_PPDSDR_FECL_PPDSDR_FECL6 (0x40)
674#define MCF_GPIO_PPDSDR_FECL_PPDSDR_FECL7 (0x80)
675
676/* Bit definitions and macros for MCF_GPIO_PPDSDR_SSI */
677#define MCF_GPIO_PPDSDR_SSI_PPDSDR_SSI0 (0x01)
678#define MCF_GPIO_PPDSDR_SSI_PPDSDR_SSI1 (0x02)
679#define MCF_GPIO_PPDSDR_SSI_PPDSDR_SSI2 (0x04)
680#define MCF_GPIO_PPDSDR_SSI_PPDSDR_SSI3 (0x08)
681#define MCF_GPIO_PPDSDR_SSI_PPDSDR_SSI4 (0x10)
682
683/* Bit definitions and macros for MCF_GPIO_PPDSDR_BUSCTL */
684#define MCF_GPIO_PPDSDR_BUSCTL_POSDR_BUSCTL0 (0x01)
685#define MCF_GPIO_PPDSDR_BUSCTL_PPDSDR_BUSCTL1 (0x02)
686#define MCF_GPIO_PPDSDR_BUSCTL_PPDSDR_BUSCTL2 (0x04)
687#define MCF_GPIO_PPDSDR_BUSCTL_PPDSDR_BUSCTL3 (0x08)
688
689/* Bit definitions and macros for MCF_GPIO_PPDSDR_BE */
690#define MCF_GPIO_PPDSDR_BE_PPDSDR_BE0 (0x01)
691#define MCF_GPIO_PPDSDR_BE_PPDSDR_BE1 (0x02)
692#define MCF_GPIO_PPDSDR_BE_PPDSDR_BE2 (0x04)
693#define MCF_GPIO_PPDSDR_BE_PPDSDR_BE3 (0x08)
694
695/* Bit definitions and macros for MCF_GPIO_PPDSDR_CS */
696#define MCF_GPIO_PPDSDR_CS_PPDSDR_CS1 (0x02)
697#define MCF_GPIO_PPDSDR_CS_PPDSDR_CS2 (0x04)
698#define MCF_GPIO_PPDSDR_CS_PPDSDR_CS3 (0x08)
699#define MCF_GPIO_PPDSDR_CS_PPDSDR_CS4 (0x10)
700#define MCF_GPIO_PPDSDR_CS_PPDSDR_CS5 (0x20)
701
702/* Bit definitions and macros for MCF_GPIO_PPDSDR_PWM */
703#define MCF_GPIO_PPDSDR_PWM_PPDSDR_PWM2 (0x04)
704#define MCF_GPIO_PPDSDR_PWM_PPDSDR_PWM3 (0x08)
705#define MCF_GPIO_PPDSDR_PWM_PPDSDR_PWM4 (0x10)
706#define MCF_GPIO_PPDSDR_PWM_PPDSDR_PWM5 (0x20)
707
708/* Bit definitions and macros for MCF_GPIO_PPDSDR_FECI2C */
709#define MCF_GPIO_PPDSDR_FECI2C_PPDSDR_FECI2C0 (0x01)
710#define MCF_GPIO_PPDSDR_FECI2C_PPDSDR_FECI2C1 (0x02)
711#define MCF_GPIO_PPDSDR_FECI2C_PPDSDR_FECI2C2 (0x04)
712#define MCF_GPIO_PPDSDR_FECI2C_PPDSDR_FECI2C3 (0x08)
713
714/* Bit definitions and macros for MCF_GPIO_PPDSDR_UART */
715#define MCF_GPIO_PPDSDR_UART_PPDSDR_UART0 (0x01)
716#define MCF_GPIO_PPDSDR_UART_PPDSDR_UART1 (0x02)
717#define MCF_GPIO_PPDSDR_UART_PPDSDR_UART2 (0x04)
718#define MCF_GPIO_PPDSDR_UART_PPDSDR_UART3 (0x08)
719#define MCF_GPIO_PPDSDR_UART_PPDSDR_UART4 (0x10)
720#define MCF_GPIO_PPDSDR_UART_PPDSDR_UART5 (0x20)
721#define MCF_GPIO_PPDSDR_UART_PPDSDR_UART6 (0x40)
722#define MCF_GPIO_PPDSDR_UART_PPDSDR_UART7 (0x80)
723
724/* Bit definitions and macros for MCF_GPIO_PPDSDR_QSPI */
725#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI0 (0x01)
726#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI1 (0x02)
727#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI2 (0x04)
728#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI3 (0x08)
729#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI4 (0x10)
730#define MCF_GPIO_PPDSDR_QSPI_PPDSDR_QSPI5 (0x20)
731
732/* Bit definitions and macros for MCF_GPIO_PPDSDR_TIMER */
733#define MCF_GPIO_PPDSDR_TIMER_PPDSDR_TIMER0 (0x01)
734#define MCF_GPIO_PPDSDR_TIMER_PPDSDR_TIMER1 (0x02)
735#define MCF_GPIO_PPDSDR_TIMER_PPDSDR_TIMER2 (0x04)
736#define MCF_GPIO_PPDSDR_TIMER_PPDSDR_TIMER3 (0x08)
737
738/* Bit definitions and macros for MCF_GPIO_PPDSDR_LCDDATAH */
739#define MCF_GPIO_PPDSDR_LCDDATAH_PPDSDR_LCDDATAH0 (0x01)
740#define MCF_GPIO_PPDSDR_LCDDATAH_PPDSDR_LCDDATAH1 (0x02)
741
742/* Bit definitions and macros for MCF_GPIO_PPDSDR_LCDDATAM */
743#define MCF_GPIO_PPDSDR_LCDDATAM_PPDSDR_LCDDATAM0 (0x01)
744#define MCF_GPIO_PPDSDR_LCDDATAM_PPDSDR_LCDDATAM1 (0x02)
745#define MCF_GPIO_PPDSDR_LCDDATAM_PPDSDR_LCDDATAM2 (0x04)
746#define MCF_GPIO_PPDSDR_LCDDATAM_PPDSDR_LCDDATAM3 (0x08)
747#define MCF_GPIO_PPDSDR_LCDDATAM_PPDSDR_LCDDATAM4 (0x10)
748#define MCF_GPIO_PPDSDR_LCDDATAM_PPDSDR_LCDDATAM5 (0x20)
749#define MCF_GPIO_PPDSDR_LCDDATAM_PPDSDR_LCDDATAM6 (0x40)
750#define MCF_GPIO_PPDSDR_LCDDATAM_PPDSDR_LCDDATAM7 (0x80)
751
752/* Bit definitions and macros for MCF_GPIO_PPDSDR_LCDDATAL */
753#define MCF_GPIO_PPDSDR_LCDDATAL_PPDSDR_LCDDATAL0 (0x01)
754#define MCF_GPIO_PPDSDR_LCDDATAL_PPDSDR_LCDDATAL1 (0x02)
755#define MCF_GPIO_PPDSDR_LCDDATAL_PPDSDR_LCDDATAL2 (0x04)
756#define MCF_GPIO_PPDSDR_LCDDATAL_PPDSDR_LCDDATAL3 (0x08)
757#define MCF_GPIO_PPDSDR_LCDDATAL_PPDSDR_LCDDATAL4 (0x10)
758#define MCF_GPIO_PPDSDR_LCDDATAL_PPDSDR_LCDDATAL5 (0x20)
759#define MCF_GPIO_PPDSDR_LCDDATAL_PPDSDR_LCDDATAL6 (0x40)
760#define MCF_GPIO_PPDSDR_LCDDATAL_PPDSDR_LCDDATAL7 (0x80)
761
762/* Bit definitions and macros for MCF_GPIO_PPDSDR_LCDCTLH */
763#define MCF_GPIO_PPDSDR_LCDCTLH_PPDSDR_LCDCTLH0 (0x01)
764
765/* Bit definitions and macros for MCF_GPIO_PPDSDR_LCDCTLL */
766#define MCF_GPIO_PPDSDR_LCDCTLL_PPDSDR_LCDCTLL0 (0x01)
767#define MCF_GPIO_PPDSDR_LCDCTLL_PPDSDR_LCDCTLL1 (0x02)
768#define MCF_GPIO_PPDSDR_LCDCTLL_PPDSDR_LCDCTLL2 (0x04)
769#define MCF_GPIO_PPDSDR_LCDCTLL_PPDSDR_LCDCTLL3 (0x08)
770#define MCF_GPIO_PPDSDR_LCDCTLL_PPDSDR_LCDCTLL4 (0x10)
771#define MCF_GPIO_PPDSDR_LCDCTLL_PPDSDR_LCDCTLL5 (0x20)
772#define MCF_GPIO_PPDSDR_LCDCTLL_PPDSDR_LCDCTLL6 (0x40)
773#define MCF_GPIO_PPDSDR_LCDCTLL_PPDSDR_LCDCTLL7 (0x80)
774
775/* Bit definitions and macros for MCF_GPIO_PCLRR_FECH */
776#define MCF_GPIO_PCLRR_FECH_PCLRR_FECH0 (0x01)
777#define MCF_GPIO_PCLRR_FECH_PCLRR_FECH1 (0x02)
778#define MCF_GPIO_PCLRR_FECH_PCLRR_FECH2 (0x04)
779#define MCF_GPIO_PCLRR_FECH_PCLRR_FECH3 (0x08)
780#define MCF_GPIO_PCLRR_FECH_PCLRR_FECH4 (0x10)
781#define MCF_GPIO_PCLRR_FECH_PCLRR_FECH5 (0x20)
782#define MCF_GPIO_PCLRR_FECH_PCLRR_FECH6 (0x40)
783#define MCF_GPIO_PCLRR_FECH_PCLRR_FECH7 (0x80)
784
785/* Bit definitions and macros for MCF_GPIO_PCLRR_FECL */
786#define MCF_GPIO_PCLRR_FECL_PCLRR_FECL0 (0x01)
787#define MCF_GPIO_PCLRR_FECL_PCLRR_FECL1 (0x02)
788#define MCF_GPIO_PCLRR_FECL_PCLRR_FECL2 (0x04)
789#define MCF_GPIO_PCLRR_FECL_PCLRR_FECL3 (0x08)
790#define MCF_GPIO_PCLRR_FECL_PCLRR_FECL4 (0x10)
791#define MCF_GPIO_PCLRR_FECL_PCLRR_FECL5 (0x20)
792#define MCF_GPIO_PCLRR_FECL_PCLRR_FECL6 (0x40)
793#define MCF_GPIO_PCLRR_FECL_PCLRR_FECL7 (0x80)
794
795/* Bit definitions and macros for MCF_GPIO_PCLRR_SSI */
796#define MCF_GPIO_PCLRR_SSI_PCLRR_SSI0 (0x01)
797#define MCF_GPIO_PCLRR_SSI_PCLRR_SSI1 (0x02)
798#define MCF_GPIO_PCLRR_SSI_PCLRR_SSI2 (0x04)
799#define MCF_GPIO_PCLRR_SSI_PCLRR_SSI3 (0x08)
800#define MCF_GPIO_PCLRR_SSI_PCLRR_SSI4 (0x10)
801
802/* Bit definitions and macros for MCF_GPIO_PCLRR_BUSCTL */
803#define MCF_GPIO_PCLRR_BUSCTL_POSDR_BUSCTL0 (0x01)
804#define MCF_GPIO_PCLRR_BUSCTL_PCLRR_BUSCTL1 (0x02)
805#define MCF_GPIO_PCLRR_BUSCTL_PCLRR_BUSCTL2 (0x04)
806#define MCF_GPIO_PCLRR_BUSCTL_PCLRR_BUSCTL3 (0x08)
807
808/* Bit definitions and macros for MCF_GPIO_PCLRR_BE */
809#define MCF_GPIO_PCLRR_BE_PCLRR_BE0 (0x01)
810#define MCF_GPIO_PCLRR_BE_PCLRR_BE1 (0x02)
811#define MCF_GPIO_PCLRR_BE_PCLRR_BE2 (0x04)
812#define MCF_GPIO_PCLRR_BE_PCLRR_BE3 (0x08)
813
814/* Bit definitions and macros for MCF_GPIO_PCLRR_CS */
815#define MCF_GPIO_PCLRR_CS_PCLRR_CS1 (0x02)
816#define MCF_GPIO_PCLRR_CS_PCLRR_CS2 (0x04)
817#define MCF_GPIO_PCLRR_CS_PCLRR_CS3 (0x08)
818#define MCF_GPIO_PCLRR_CS_PCLRR_CS4 (0x10)
819#define MCF_GPIO_PCLRR_CS_PCLRR_CS5 (0x20)
820
821/* Bit definitions and macros for MCF_GPIO_PCLRR_PWM */
822#define MCF_GPIO_PCLRR_PWM_PCLRR_PWM2 (0x04)
823#define MCF_GPIO_PCLRR_PWM_PCLRR_PWM3 (0x08)
824#define MCF_GPIO_PCLRR_PWM_PCLRR_PWM4 (0x10)
825#define MCF_GPIO_PCLRR_PWM_PCLRR_PWM5 (0x20)
826
827/* Bit definitions and macros for MCF_GPIO_PCLRR_FECI2C */
828#define MCF_GPIO_PCLRR_FECI2C_PCLRR_FECI2C0 (0x01)
829#define MCF_GPIO_PCLRR_FECI2C_PCLRR_FECI2C1 (0x02)
830#define MCF_GPIO_PCLRR_FECI2C_PCLRR_FECI2C2 (0x04)
831#define MCF_GPIO_PCLRR_FECI2C_PCLRR_FECI2C3 (0x08)
832
833/* Bit definitions and macros for MCF_GPIO_PCLRR_UART */
834#define MCF_GPIO_PCLRR_UART_PCLRR_UART0 (0x01)
835#define MCF_GPIO_PCLRR_UART_PCLRR_UART1 (0x02)
836#define MCF_GPIO_PCLRR_UART_PCLRR_UART2 (0x04)
837#define MCF_GPIO_PCLRR_UART_PCLRR_UART3 (0x08)
838#define MCF_GPIO_PCLRR_UART_PCLRR_UART4 (0x10)
839#define MCF_GPIO_PCLRR_UART_PCLRR_UART5 (0x20)
840#define MCF_GPIO_PCLRR_UART_PCLRR_UART6 (0x40)
841#define MCF_GPIO_PCLRR_UART_PCLRR_UART7 (0x80)
842
843/* Bit definitions and macros for MCF_GPIO_PCLRR_QSPI */
844#define MCF_GPIO_PCLRR_QSPI_PCLRR_QSPI0 (0x01)
845#define MCF_GPIO_PCLRR_QSPI_PCLRR_QSPI1 (0x02)
846#define MCF_GPIO_PCLRR_QSPI_PCLRR_QSPI2 (0x04)
847#define MCF_GPIO_PCLRR_QSPI_PCLRR_QSPI3 (0x08)
848#define MCF_GPIO_PCLRR_QSPI_PCLRR_QSPI4 (0x10)
849#define MCF_GPIO_PCLRR_QSPI_PCLRR_QSPI5 (0x20)
850
851/* Bit definitions and macros for MCF_GPIO_PCLRR_TIMER */
852#define MCF_GPIO_PCLRR_TIMER_PCLRR_TIMER0 (0x01)
853#define MCF_GPIO_PCLRR_TIMER_PCLRR_TIMER1 (0x02)
854#define MCF_GPIO_PCLRR_TIMER_PCLRR_TIMER2 (0x04)
855#define MCF_GPIO_PCLRR_TIMER_PCLRR_TIMER3 (0x08)
856
857/* Bit definitions and macros for MCF_GPIO_PCLRR_LCDDATAH */
858#define MCF_GPIO_PCLRR_LCDDATAH_PCLRR_LCDDATAH0 (0x01)
859#define MCF_GPIO_PCLRR_LCDDATAH_PCLRR_LCDDATAH1 (0x02)
860
861/* Bit definitions and macros for MCF_GPIO_PCLRR_LCDDATAM */
862#define MCF_GPIO_PCLRR_LCDDATAM_PCLRR_LCDDATAM0 (0x01)
863#define MCF_GPIO_PCLRR_LCDDATAM_PCLRR_LCDDATAM1 (0x02)
864#define MCF_GPIO_PCLRR_LCDDATAM_PCLRR_LCDDATAM2 (0x04)
865#define MCF_GPIO_PCLRR_LCDDATAM_PCLRR_LCDDATAM3 (0x08)
866#define MCF_GPIO_PCLRR_LCDDATAM_PCLRR_LCDDATAM4 (0x10)
867#define MCF_GPIO_PCLRR_LCDDATAM_PCLRR_LCDDATAM5 (0x20)
868#define MCF_GPIO_PCLRR_LCDDATAM_PCLRR_LCDDATAM6 (0x40)
869#define MCF_GPIO_PCLRR_LCDDATAM_PCLRR_LCDDATAM7 (0x80)
870
871/* Bit definitions and macros for MCF_GPIO_PCLRR_LCDDATAL */
872#define MCF_GPIO_PCLRR_LCDDATAL_PCLRR_LCDDATAL0 (0x01)
873#define MCF_GPIO_PCLRR_LCDDATAL_PCLRR_LCDDATAL1 (0x02)
874#define MCF_GPIO_PCLRR_LCDDATAL_PCLRR_LCDDATAL2 (0x04)
875#define MCF_GPIO_PCLRR_LCDDATAL_PCLRR_LCDDATAL3 (0x08)
876#define MCF_GPIO_PCLRR_LCDDATAL_PCLRR_LCDDATAL4 (0x10)
877#define MCF_GPIO_PCLRR_LCDDATAL_PCLRR_LCDDATAL5 (0x20)
878#define MCF_GPIO_PCLRR_LCDDATAL_PCLRR_LCDDATAL6 (0x40)
879#define MCF_GPIO_PCLRR_LCDDATAL_PCLRR_LCDDATAL7 (0x80)
880
881/* Bit definitions and macros for MCF_GPIO_PCLRR_LCDCTLH */
882#define MCF_GPIO_PCLRR_LCDCTLH_PCLRR_LCDCTLH0 (0x01)
883
884/* Bit definitions and macros for MCF_GPIO_PCLRR_LCDCTLL */
885#define MCF_GPIO_PCLRR_LCDCTLL_PCLRR_LCDCTLL0 (0x01)
886#define MCF_GPIO_PCLRR_LCDCTLL_PCLRR_LCDCTLL1 (0x02)
887#define MCF_GPIO_PCLRR_LCDCTLL_PCLRR_LCDCTLL2 (0x04)
888#define MCF_GPIO_PCLRR_LCDCTLL_PCLRR_LCDCTLL3 (0x08)
889#define MCF_GPIO_PCLRR_LCDCTLL_PCLRR_LCDCTLL4 (0x10)
890#define MCF_GPIO_PCLRR_LCDCTLL_PCLRR_LCDCTLL5 (0x20)
891#define MCF_GPIO_PCLRR_LCDCTLL_PCLRR_LCDCTLL6 (0x40)
892#define MCF_GPIO_PCLRR_LCDCTLL_PCLRR_LCDCTLL7 (0x80)
893
894/* Bit definitions and macros for MCF_GPIO_PAR_FEC */
895#define MCF_GPIO_PAR_FEC_PAR_FEC_MII(x) (((x)&0x03)<<0)
896#define MCF_GPIO_PAR_FEC_PAR_FEC_7W(x) (((x)&0x03)<<2)
897#define MCF_GPIO_PAR_FEC_PAR_FEC_7W_GPIO (0x00)
898#define MCF_GPIO_PAR_FEC_PAR_FEC_7W_URTS1 (0x04)
899#define MCF_GPIO_PAR_FEC_PAR_FEC_7W_FEC (0x0C)
900#define MCF_GPIO_PAR_FEC_PAR_FEC_MII_GPIO (0x00)
901#define MCF_GPIO_PAR_FEC_PAR_FEC_MII_UART (0x01)
902#define MCF_GPIO_PAR_FEC_PAR_FEC_MII_FEC (0x03)
903
904/* Bit definitions and macros for MCF_GPIO_PAR_PWM */
905#define MCF_GPIO_PAR_PWM_PAR_PWM1(x) (((x)&0x03)<<0)
906#define MCF_GPIO_PAR_PWM_PAR_PWM3(x) (((x)&0x03)<<2)
907#define MCF_GPIO_PAR_PWM_PAR_PWM5 (0x10)
908#define MCF_GPIO_PAR_PWM_PAR_PWM7 (0x20)
909
910/* Bit definitions and macros for MCF_GPIO_PAR_BUSCTL */
911#define MCF_GPIO_PAR_BUSCTL_PAR_TS(x) (((x)&0x03)<<3)
912#define MCF_GPIO_PAR_BUSCTL_PAR_RWB (0x20)
913#define MCF_GPIO_PAR_BUSCTL_PAR_TA (0x40)
914#define MCF_GPIO_PAR_BUSCTL_PAR_OE (0x80)
915#define MCF_GPIO_PAR_BUSCTL_PAR_OE_GPIO (0x00)
916#define MCF_GPIO_PAR_BUSCTL_PAR_OE_OE (0x80)
917#define MCF_GPIO_PAR_BUSCTL_PAR_TA_GPIO (0x00)
918#define MCF_GPIO_PAR_BUSCTL_PAR_TA_TA (0x40)
919#define MCF_GPIO_PAR_BUSCTL_PAR_RWB_GPIO (0x00)
920#define MCF_GPIO_PAR_BUSCTL_PAR_RWB_RWB (0x20)
921#define MCF_GPIO_PAR_BUSCTL_PAR_TS_GPIO (0x00)
922#define MCF_GPIO_PAR_BUSCTL_PAR_TS_DACK0 (0x10)
923#define MCF_GPIO_PAR_BUSCTL_PAR_TS_TS (0x18)
924
925/* Bit definitions and macros for MCF_GPIO_PAR_FECI2C */
926#define MCF_GPIO_PAR_FECI2C_PAR_SDA(x) (((x)&0x03)<<0)
927#define MCF_GPIO_PAR_FECI2C_PAR_SCL(x) (((x)&0x03)<<2)
928#define MCF_GPIO_PAR_FECI2C_PAR_MDIO(x) (((x)&0x03)<<4)
929#define MCF_GPIO_PAR_FECI2C_PAR_MDC(x) (((x)&0x03)<<6)
930#define MCF_GPIO_PAR_FECI2C_PAR_MDC_GPIO (0x00)
931#define MCF_GPIO_PAR_FECI2C_PAR_MDC_UTXD2 (0x40)
932#define MCF_GPIO_PAR_FECI2C_PAR_MDC_SCL (0x80)
933#define MCF_GPIO_PAR_FECI2C_PAR_MDC_EMDC (0xC0)
934#define MCF_GPIO_PAR_FECI2C_PAR_MDIO_GPIO (0x00)
935#define MCF_GPIO_PAR_FECI2C_PAR_MDIO_URXD2 (0x10)
936#define MCF_GPIO_PAR_FECI2C_PAR_MDIO_SDA (0x20)
937#define MCF_GPIO_PAR_FECI2C_PAR_MDIO_EMDIO (0x30)
938#define MCF_GPIO_PAR_FECI2C_PAR_SCL_GPIO (0x00)
939#define MCF_GPIO_PAR_FECI2C_PAR_SCL_UTXD2 (0x04)
940#define MCF_GPIO_PAR_FECI2C_PAR_SCL_SCL (0x0C)
941#define MCF_GPIO_PAR_FECI2C_PAR_SDA_GPIO (0x00)
942#define MCF_GPIO_PAR_FECI2C_PAR_SDA_URXD2 (0x02)
943#define MCF_GPIO_PAR_FECI2C_PAR_SDA_SDA (0x03)
944
945/* Bit definitions and macros for MCF_GPIO_PAR_BE */
946#define MCF_GPIO_PAR_BE_PAR_BE0 (0x01)
947#define MCF_GPIO_PAR_BE_PAR_BE1 (0x02)
948#define MCF_GPIO_PAR_BE_PAR_BE2 (0x04)
949#define MCF_GPIO_PAR_BE_PAR_BE3 (0x08)
950
951/* Bit definitions and macros for MCF_GPIO_PAR_CS */
952#define MCF_GPIO_PAR_CS_PAR_CS1 (0x02)
953#define MCF_GPIO_PAR_CS_PAR_CS2 (0x04)
954#define MCF_GPIO_PAR_CS_PAR_CS3 (0x08)
955#define MCF_GPIO_PAR_CS_PAR_CS4 (0x10)
956#define MCF_GPIO_PAR_CS_PAR_CS5 (0x20)
957#define MCF_GPIO_PAR_CS_PAR_CS_CS1_GPIO (0x00)
958#define MCF_GPIO_PAR_CS_PAR_CS_CS1_SDCS1 (0x01)
959#define MCF_GPIO_PAR_CS_PAR_CS_CS1_CS1 (0x03)
960
961/* Bit definitions and macros for MCF_GPIO_PAR_SSI */
962#define MCF_GPIO_PAR_SSI_PAR_MCLK (0x0080)
963#define MCF_GPIO_PAR_SSI_PAR_TXD(x) (((x)&0x0003)<<8)
964#define MCF_GPIO_PAR_SSI_PAR_RXD(x) (((x)&0x0003)<<10)
965#define MCF_GPIO_PAR_SSI_PAR_FS(x) (((x)&0x0003)<<12)
966#define MCF_GPIO_PAR_SSI_PAR_BCLK(x) (((x)&0x0003)<<14)
967
968/* Bit definitions and macros for MCF_GPIO_PAR_UART */
969#define MCF_GPIO_PAR_UART_PAR_UTXD0 (0x0001)
970#define MCF_GPIO_PAR_UART_PAR_URXD0 (0x0002)
971#define MCF_GPIO_PAR_UART_PAR_URTS0 (0x0004)
972#define MCF_GPIO_PAR_UART_PAR_UCTS0 (0x0008)
973#define MCF_GPIO_PAR_UART_PAR_UTXD1(x) (((x)&0x0003)<<4)
974#define MCF_GPIO_PAR_UART_PAR_URXD1(x) (((x)&0x0003)<<6)
975#define MCF_GPIO_PAR_UART_PAR_URTS1(x) (((x)&0x0003)<<8)
976#define MCF_GPIO_PAR_UART_PAR_UCTS1(x) (((x)&0x0003)<<10)
977#define MCF_GPIO_PAR_UART_PAR_UCTS1_GPIO (0x0000)
978#define MCF_GPIO_PAR_UART_PAR_UCTS1_SSI_BCLK (0x0800)
979#define MCF_GPIO_PAR_UART_PAR_UCTS1_ULPI_D7 (0x0400)
980#define MCF_GPIO_PAR_UART_PAR_UCTS1_UCTS1 (0x0C00)
981#define MCF_GPIO_PAR_UART_PAR_URTS1_GPIO (0x0000)
982#define MCF_GPIO_PAR_UART_PAR_URTS1_SSI_FS (0x0200)
983#define MCF_GPIO_PAR_UART_PAR_URTS1_ULPI_D6 (0x0100)
984#define MCF_GPIO_PAR_UART_PAR_URTS1_URTS1 (0x0300)
985#define MCF_GPIO_PAR_UART_PAR_URXD1_GPIO (0x0000)
986#define MCF_GPIO_PAR_UART_PAR_URXD1_SSI_RXD (0x0080)
987#define MCF_GPIO_PAR_UART_PAR_URXD1_ULPI_D5 (0x0040)
988#define MCF_GPIO_PAR_UART_PAR_URXD1_URXD1 (0x00C0)
989#define MCF_GPIO_PAR_UART_PAR_UTXD1_GPIO (0x0000)
990#define MCF_GPIO_PAR_UART_PAR_UTXD1_SSI_TXD (0x0020)
991#define MCF_GPIO_PAR_UART_PAR_UTXD1_ULPI_D4 (0x0010)
992#define MCF_GPIO_PAR_UART_PAR_UTXD1_UTXD1 (0x0030)
993
994/* Bit definitions and macros for MCF_GPIO_PAR_QSPI */
995#define MCF_GPIO_PAR_QSPI_PAR_SCK(x) (((x)&0x0003)<<4)
996#define MCF_GPIO_PAR_QSPI_PAR_DOUT(x) (((x)&0x0003)<<6)
997#define MCF_GPIO_PAR_QSPI_PAR_DIN(x) (((x)&0x0003)<<8)
998#define MCF_GPIO_PAR_QSPI_PAR_PCS0(x) (((x)&0x0003)<<10)
999#define MCF_GPIO_PAR_QSPI_PAR_PCS1(x) (((x)&0x0003)<<12)
1000#define MCF_GPIO_PAR_QSPI_PAR_PCS2(x) (((x)&0x0003)<<14)
1001
1002/* Bit definitions and macros for MCF_GPIO_PAR_TIMER */
1003#define MCF_GPIO_PAR_TIMER_PAR_TIN0(x) (((x)&0x03)<<0)
1004#define MCF_GPIO_PAR_TIMER_PAR_TIN1(x) (((x)&0x03)<<2)
1005#define MCF_GPIO_PAR_TIMER_PAR_TIN2(x) (((x)&0x03)<<4)
1006#define MCF_GPIO_PAR_TIMER_PAR_TIN3(x) (((x)&0x03)<<6)
1007#define MCF_GPIO_PAR_TIMER_PAR_TIN3_GPIO (0x00)
1008#define MCF_GPIO_PAR_TIMER_PAR_TIN3_TOUT3 (0x80)
1009#define MCF_GPIO_PAR_TIMER_PAR_TIN3_URXD2 (0x40)
1010#define MCF_GPIO_PAR_TIMER_PAR_TIN3_TIN3 (0xC0)
1011#define MCF_GPIO_PAR_TIMER_PAR_TIN2_GPIO (0x00)
1012#define MCF_GPIO_PAR_TIMER_PAR_TIN2_TOUT2 (0x20)
1013#define MCF_GPIO_PAR_TIMER_PAR_TIN2_UTXD2 (0x10)
1014#define MCF_GPIO_PAR_TIMER_PAR_TIN2_TIN2 (0x30)
1015#define MCF_GPIO_PAR_TIMER_PAR_TIN1_GPIO (0x00)
1016#define MCF_GPIO_PAR_TIMER_PAR_TIN1_TOUT1 (0x08)
1017#define MCF_GPIO_PAR_TIMER_PAR_TIN1_DACK1 (0x04)
1018#define MCF_GPIO_PAR_TIMER_PAR_TIN1_TIN1 (0x0C)
1019#define MCF_GPIO_PAR_TIMER_PAR_TIN0_GPIO (0x00)
1020#define MCF_GPIO_PAR_TIMER_PAR_TIN0_TOUT0 (0x02)
1021#define MCF_GPIO_PAR_TIMER_PAR_TIN0_DREQ0 (0x01)
1022#define MCF_GPIO_PAR_TIMER_PAR_TIN0_TIN0 (0x03)
1023
1024/* Bit definitions and macros for MCF_GPIO_PAR_LCDDATA */
1025#define MCF_GPIO_PAR_LCDDATA_PAR_LD7_0(x) (((x)&0x03)<<0)
1026#define MCF_GPIO_PAR_LCDDATA_PAR_LD15_8(x) (((x)&0x03)<<2)
1027#define MCF_GPIO_PAR_LCDDATA_PAR_LD16(x) (((x)&0x03)<<4)
1028#define MCF_GPIO_PAR_LCDDATA_PAR_LD17(x) (((x)&0x03)<<6)
1029
1030/* Bit definitions and macros for MCF_GPIO_PAR_LCDCTL */
1031#define MCF_GPIO_PAR_LCDCTL_PAR_CLS (0x0001)
1032#define MCF_GPIO_PAR_LCDCTL_PAR_PS (0x0002)
1033#define MCF_GPIO_PAR_LCDCTL_PAR_REV (0x0004)
1034#define MCF_GPIO_PAR_LCDCTL_PAR_SPL_SPR (0x0008)
1035#define MCF_GPIO_PAR_LCDCTL_PAR_CONTRAST (0x0010)
1036#define MCF_GPIO_PAR_LCDCTL_PAR_LSCLK (0x0020)
1037#define MCF_GPIO_PAR_LCDCTL_PAR_LP_HSYNC (0x0040)
1038#define MCF_GPIO_PAR_LCDCTL_PAR_FLM_VSYNC (0x0080)
1039#define MCF_GPIO_PAR_LCDCTL_PAR_ACD_OE (0x0100)
1040
1041/* Bit definitions and macros for MCF_GPIO_PAR_IRQ */
1042#define MCF_GPIO_PAR_IRQ_PAR_IRQ1(x) (((x)&0x0003)<<4)
1043#define MCF_GPIO_PAR_IRQ_PAR_IRQ2(x) (((x)&0x0003)<<6)
1044#define MCF_GPIO_PAR_IRQ_PAR_IRQ4(x) (((x)&0x0003)<<8)
1045#define MCF_GPIO_PAR_IRQ_PAR_IRQ5(x) (((x)&0x0003)<<10)
1046#define MCF_GPIO_PAR_IRQ_PAR_IRQ6(x) (((x)&0x0003)<<12)
1047
1048/* Bit definitions and macros for MCF_GPIO_MSCR_FLEXBUS */
1049#define MCF_GPIO_MSCR_FLEXBUS_MSCR_ADDRCTL(x) (((x)&0x03)<<0)
1050#define MCF_GPIO_MSCR_FLEXBUS_MSCR_DLOWER(x) (((x)&0x03)<<2)
1051#define MCF_GPIO_MSCR_FLEXBUS_MSCR_DUPPER(x) (((x)&0x03)<<4)
1052
1053/* Bit definitions and macros for MCF_GPIO_MSCR_SDRAM */
1054#define MCF_GPIO_MSCR_SDRAM_MSCR_SDRAM(x) (((x)&0x03)<<0)
1055#define MCF_GPIO_MSCR_SDRAM_MSCR_SDCLK(x) (((x)&0x03)<<2)
1056#define MCF_GPIO_MSCR_SDRAM_MSCR_SDCLKB(x) (((x)&0x03)<<4)
1057
1058/* Bit definitions and macros for MCF_GPIO_DSCR_I2C */
1059#define MCF_GPIO_DSCR_I2C_I2C_DSE(x) (((x)&0x03)<<0)
1060
1061/* Bit definitions and macros for MCF_GPIO_DSCR_PWM */
1062#define MCF_GPIO_DSCR_PWM_PWM_DSE(x) (((x)&0x03)<<0)
1063
1064/* Bit definitions and macros for MCF_GPIO_DSCR_FEC */
1065#define MCF_GPIO_DSCR_FEC_FEC_DSE(x) (((x)&0x03)<<0)
1066
1067/* Bit definitions and macros for MCF_GPIO_DSCR_UART */
1068#define MCF_GPIO_DSCR_UART_UART0_DSE(x) (((x)&0x03)<<0)
1069#define MCF_GPIO_DSCR_UART_UART1_DSE(x) (((x)&0x03)<<2)
1070
1071/* Bit definitions and macros for MCF_GPIO_DSCR_QSPI */
1072#define MCF_GPIO_DSCR_QSPI_QSPI_DSE(x) (((x)&0x03)<<0)
1073
1074/* Bit definitions and macros for MCF_GPIO_DSCR_TIMER */
1075#define MCF_GPIO_DSCR_TIMER_TIMER_DSE(x) (((x)&0x03)<<0)
1076
1077/* Bit definitions and macros for MCF_GPIO_DSCR_SSI */
1078#define MCF_GPIO_DSCR_SSI_SSI_DSE(x) (((x)&0x03)<<0)
1079
1080/* Bit definitions and macros for MCF_GPIO_DSCR_LCD */
1081#define MCF_GPIO_DSCR_LCD_LCD_DSE(x) (((x)&0x03)<<0)
1082
1083/* Bit definitions and macros for MCF_GPIO_DSCR_DEBUG */
1084#define MCF_GPIO_DSCR_DEBUG_DEBUG_DSE(x) (((x)&0x03)<<0)
1085
1086/* Bit definitions and macros for MCF_GPIO_DSCR_CLKRST */
1087#define MCF_GPIO_DSCR_CLKRST_CLKRST_DSE(x) (((x)&0x03)<<0)
1088
1089/* Bit definitions and macros for MCF_GPIO_DSCR_IRQ */
1090#define MCF_GPIO_DSCR_IRQ_IRQ_DSE(x) (((x)&0x03)<<0)
1091
1092/*
1093 * Generic GPIO support
1094 */
1095#define MCFGPIO_PODR MCFGPIO_PODR_FECH
1096#define MCFGPIO_PDDR MCFGPIO_PDDR_FECH
1097#define MCFGPIO_PPDR MCFGPIO_PPDSDR_FECH
1098#define MCFGPIO_SETR MCFGPIO_PPDSDR_FECH
1099#define MCFGPIO_CLRR MCFGPIO_PCLRR_FECH
1100
1101#define MCFGPIO_PIN_MAX 136
1102#define MCFGPIO_IRQ_MAX 8
1103#define MCFGPIO_IRQ_VECBASE MCFINT_VECBASE
1104
1105/*********************************************************************
1106 *
1107 * Phase Locked Loop (PLL)
1108 *
1109 *********************************************************************/
1110
1111/* Register read/write macros */
1112#define MCF_PLL_PODR 0xFC0C0000
1113#define MCF_PLL_PLLCR 0xFC0C0004
1114#define MCF_PLL_PMDR 0xFC0C0008
1115#define MCF_PLL_PFDR 0xFC0C000C
1116
1117/* Bit definitions and macros for MCF_PLL_PODR */
1118#define MCF_PLL_PODR_BUSDIV(x) (((x)&0x0F)<<0)
1119#define MCF_PLL_PODR_CPUDIV(x) (((x)&0x0F)<<4)
1120
1121/* Bit definitions and macros for MCF_PLL_PLLCR */
1122#define MCF_PLL_PLLCR_DITHDEV(x) (((x)&0x07)<<0)
1123#define MCF_PLL_PLLCR_DITHEN (0x80)
1124
1125/* Bit definitions and macros for MCF_PLL_PMDR */
1126#define MCF_PLL_PMDR_MODDIV(x) (((x)&0xFF)<<0)
1127
1128/* Bit definitions and macros for MCF_PLL_PFDR */
1129#define MCF_PLL_PFDR_MFD(x) (((x)&0xFF)<<0)
1130
1131/*********************************************************************
1132 *
1133 * System Control Module Registers (SCM)
1134 *
1135 *********************************************************************/
1136
1137/* Register read/write macros */
1138#define MCF_SCM_MPR 0xFC000000
1139#define MCF_SCM_PACRA 0xFC000020
1140#define MCF_SCM_PACRB 0xFC000024
1141#define MCF_SCM_PACRC 0xFC000028
1142#define MCF_SCM_PACRD 0xFC00002C
1143#define MCF_SCM_PACRE 0xFC000040
1144#define MCF_SCM_PACRF 0xFC000044
1145
1146#define MCF_SCM_BCR 0xFC040024
1147
1148/*********************************************************************
1149 *
1150 * SDRAM Controller (SDRAMC)
1151 *
1152 *********************************************************************/
1153
1154/* Register read/write macros */
1155#define MCF_SDRAMC_SDMR 0xFC0B8000
1156#define MCF_SDRAMC_SDCR 0xFC0B8004
1157#define MCF_SDRAMC_SDCFG1 0xFC0B8008
1158#define MCF_SDRAMC_SDCFG2 0xFC0B800C
1159#define MCF_SDRAMC_LIMP_FIX 0xFC0B8080
1160#define MCF_SDRAMC_SDDS 0xFC0B8100
1161#define MCF_SDRAMC_SDCS0 0xFC0B8110
1162#define MCF_SDRAMC_SDCS1 0xFC0B8114
1163#define MCF_SDRAMC_SDCS2 0xFC0B8118
1164#define MCF_SDRAMC_SDCS3 0xFC0B811C
1165
1166/* Bit definitions and macros for MCF_SDRAMC_SDMR */
1167#define MCF_SDRAMC_SDMR_CMD (0x00010000)
1168#define MCF_SDRAMC_SDMR_AD(x) (((x)&0x00000FFF)<<18)
1169#define MCF_SDRAMC_SDMR_BNKAD(x) (((x)&0x00000003)<<30)
1170#define MCF_SDRAMC_SDMR_BNKAD_LMR (0x00000000)
1171#define MCF_SDRAMC_SDMR_BNKAD_LEMR (0x40000000)
1172
1173/* Bit definitions and macros for MCF_SDRAMC_SDCR */
1174#define MCF_SDRAMC_SDCR_IPALL (0x00000002)
1175#define MCF_SDRAMC_SDCR_IREF (0x00000004)
1176#define MCF_SDRAMC_SDCR_DQS_OE(x) (((x)&0x0000000F)<<8)
1177#define MCF_SDRAMC_SDCR_PS(x) (((x)&0x00000003)<<12)
1178#define MCF_SDRAMC_SDCR_RCNT(x) (((x)&0x0000003F)<<16)
1179#define MCF_SDRAMC_SDCR_OE_RULE (0x00400000)
1180#define MCF_SDRAMC_SDCR_MUX(x) (((x)&0x00000003)<<24)
1181#define MCF_SDRAMC_SDCR_REF (0x10000000)
1182#define MCF_SDRAMC_SDCR_DDR (0x20000000)
1183#define MCF_SDRAMC_SDCR_CKE (0x40000000)
1184#define MCF_SDRAMC_SDCR_MODE_EN (0x80000000)
1185#define MCF_SDRAMC_SDCR_PS_16 (0x00002000)
1186#define MCF_SDRAMC_SDCR_PS_32 (0x00000000)
1187
1188/* Bit definitions and macros for MCF_SDRAMC_SDCFG1 */
1189#define MCF_SDRAMC_SDCFG1_WTLAT(x) (((x)&0x00000007)<<4)
1190#define MCF_SDRAMC_SDCFG1_REF2ACT(x) (((x)&0x0000000F)<<8)
1191#define MCF_SDRAMC_SDCFG1_PRE2ACT(x) (((x)&0x00000007)<<12)
1192#define MCF_SDRAMC_SDCFG1_ACT2RW(x) (((x)&0x00000007)<<16)
1193#define MCF_SDRAMC_SDCFG1_RDLAT(x) (((x)&0x0000000F)<<20)
1194#define MCF_SDRAMC_SDCFG1_SWT2RD(x) (((x)&0x00000007)<<24)
1195#define MCF_SDRAMC_SDCFG1_SRD2RW(x) (((x)&0x0000000F)<<28)
1196
1197/* Bit definitions and macros for MCF_SDRAMC_SDCFG2 */
1198#define MCF_SDRAMC_SDCFG2_BL(x) (((x)&0x0000000F)<<16)
1199#define MCF_SDRAMC_SDCFG2_BRD2WT(x) (((x)&0x0000000F)<<20)
1200#define MCF_SDRAMC_SDCFG2_BWT2RW(x) (((x)&0x0000000F)<<24)
1201#define MCF_SDRAMC_SDCFG2_BRD2PRE(x) (((x)&0x0000000F)<<28)
1202
1203/* Device Errata - LIMP mode work around */
1204#define MCF_SDRAMC_REFRESH (0x40000000)
1205
1206/* Bit definitions and macros for MCF_SDRAMC_SDDS */
1207#define MCF_SDRAMC_SDDS_SB_D(x) (((x)&0x00000003)<<0)
1208#define MCF_SDRAMC_SDDS_SB_S(x) (((x)&0x00000003)<<2)
1209#define MCF_SDRAMC_SDDS_SB_A(x) (((x)&0x00000003)<<4)
1210#define MCF_SDRAMC_SDDS_SB_C(x) (((x)&0x00000003)<<6)
1211#define MCF_SDRAMC_SDDS_SB_E(x) (((x)&0x00000003)<<8)
1212
1213/* Bit definitions and macros for MCF_SDRAMC_SDCS */
1214#define MCF_SDRAMC_SDCS_CSSZ(x) (((x)&0x0000001F)<<0)
1215#define MCF_SDRAMC_SDCS_BASE(x) (((x)&0x00000FFF)<<20)
1216#define MCF_SDRAMC_SDCS_BA(x) ((x)&0xFFF00000)
1217#define MCF_SDRAMC_SDCS_CSSZ_DIABLE (0x00000000)
1218#define MCF_SDRAMC_SDCS_CSSZ_1MBYTE (0x00000013)
1219#define MCF_SDRAMC_SDCS_CSSZ_2MBYTE (0x00000014)
1220#define MCF_SDRAMC_SDCS_CSSZ_4MBYTE (0x00000015)
1221#define MCF_SDRAMC_SDCS_CSSZ_8MBYTE (0x00000016)
1222#define MCF_SDRAMC_SDCS_CSSZ_16MBYTE (0x00000017)
1223#define MCF_SDRAMC_SDCS_CSSZ_32MBYTE (0x00000018)
1224#define MCF_SDRAMC_SDCS_CSSZ_64MBYTE (0x00000019)
1225#define MCF_SDRAMC_SDCS_CSSZ_128MBYTE (0x0000001A)
1226#define MCF_SDRAMC_SDCS_CSSZ_256MBYTE (0x0000001B)
1227#define MCF_SDRAMC_SDCS_CSSZ_512MBYTE (0x0000001C)
1228#define MCF_SDRAMC_SDCS_CSSZ_1GBYTE (0x0000001D)
1229#define MCF_SDRAMC_SDCS_CSSZ_2GBYTE (0x0000001E)
1230#define MCF_SDRAMC_SDCS_CSSZ_4GBYTE (0x0000001F)
1231
1232/*
1233 * Edge Port Module (EPORT)
1234 */
1235#define MCFEPORT_EPPAR (0xFC094000)
1236#define MCFEPORT_EPDDR (0xFC094002)
1237#define MCFEPORT_EPIER (0xFC094003)
1238#define MCFEPORT_EPDR (0xFC094004)
1239#define MCFEPORT_EPPDR (0xFC094005)
1240#define MCFEPORT_EPFR (0xFC094006)
1241
1242/*
1243 * I2C Module
1244 */
1245#define MCFI2C_BASE0 (0xFc058000)
1246#define MCFI2C_SIZE0 0x40
1247
1248/********************************************************************/
1249#endif /* m53xxsim_h */