tjh.dev
Linux kernel mirror (for testing)
git.kernel.org/pub/scm/linux/kernel/git/torvalds/linux.git
kernel
os
linux
1/****************************************************************************/
2
3/*
4 * m528xsim.h -- ColdFire 5280/5282 System Integration Module support.
5 *
6 * (C) Copyright 2003, Greg Ungerer (gerg@snapgear.com)
7 */
8
9/****************************************************************************/
10#ifndef m528xsim_h
11#define m528xsim_h
12/****************************************************************************/
13
14#define CPU_NAME "COLDFIRE(m528x)"
15#define CPU_INSTR_PER_JIFFY 3
16#define MCF_BUSCLK MCF_CLK
17
18#include <asm/m52xxacr.h>
19
20/*
21 * Define the 5280/5282 SIM register set addresses.
22 */
23#define MCFICM_INTC0 (MCF_IPSBAR + 0x0c00) /* Base for Interrupt Ctrl 0 */
24#define MCFICM_INTC1 (MCF_IPSBAR + 0x0d00) /* Base for Interrupt Ctrl 0 */
25
26#define MCFINTC_IPRH 0x00 /* Interrupt pending 32-63 */
27#define MCFINTC_IPRL 0x04 /* Interrupt pending 1-31 */
28#define MCFINTC_IMRH 0x08 /* Interrupt mask 32-63 */
29#define MCFINTC_IMRL 0x0c /* Interrupt mask 1-31 */
30#define MCFINTC_INTFRCH 0x10 /* Interrupt force 32-63 */
31#define MCFINTC_INTFRCL 0x14 /* Interrupt force 1-31 */
32#define MCFINTC_IRLR 0x18 /* */
33#define MCFINTC_IACKL 0x19 /* */
34#define MCFINTC_ICR0 0x40 /* Base ICR register */
35
36#define MCFINT_VECBASE 64 /* Vector base number */
37#define MCFINT_UART0 13 /* Interrupt number for UART0 */
38#define MCFINT_UART1 14 /* Interrupt number for UART1 */
39#define MCFINT_UART2 15 /* Interrupt number for UART2 */
40#define MCFINT_QSPI 18 /* Interrupt number for QSPI */
41#define MCFINT_FECRX0 23 /* Interrupt number for FEC */
42#define MCFINT_FECTX0 27 /* Interrupt number for FEC */
43#define MCFINT_FECENTC0 29 /* Interrupt number for FEC */
44#define MCFINT_PIT1 55 /* Interrupt number for PIT1 */
45
46#define MCF_IRQ_UART0 (MCFINT_VECBASE + MCFINT_UART0)
47#define MCF_IRQ_UART1 (MCFINT_VECBASE + MCFINT_UART1)
48#define MCF_IRQ_UART2 (MCFINT_VECBASE + MCFINT_UART2)
49
50#define MCF_IRQ_FECRX0 (MCFINT_VECBASE + MCFINT_FECRX0)
51#define MCF_IRQ_FECTX0 (MCFINT_VECBASE + MCFINT_FECTX0)
52#define MCF_IRQ_FECENTC0 (MCFINT_VECBASE + MCFINT_FECENTC0)
53
54#define MCF_IRQ_QSPI (MCFINT_VECBASE + MCFINT_QSPI)
55
56/*
57 * SDRAM configuration registers.
58 */
59#define MCFSIM_DCR (MCF_IPSBAR + 0x00000044) /* Control */
60#define MCFSIM_DACR0 (MCF_IPSBAR + 0x00000048) /* Base address 0 */
61#define MCFSIM_DMR0 (MCF_IPSBAR + 0x0000004c) /* Address mask 0 */
62#define MCFSIM_DACR1 (MCF_IPSBAR + 0x00000050) /* Base address 1 */
63#define MCFSIM_DMR1 (MCF_IPSBAR + 0x00000054) /* Address mask 1 */
64
65/*
66 * DMA unit base addresses.
67 */
68#define MCFDMA_BASE0 (MCF_IPSBAR + 0x00000100)
69#define MCFDMA_BASE1 (MCF_IPSBAR + 0x00000140)
70#define MCFDMA_BASE2 (MCF_IPSBAR + 0x00000180)
71#define MCFDMA_BASE3 (MCF_IPSBAR + 0x000001C0)
72
73/*
74 * UART module.
75 */
76#define MCFUART_BASE0 (MCF_IPSBAR + 0x00000200)
77#define MCFUART_BASE1 (MCF_IPSBAR + 0x00000240)
78#define MCFUART_BASE2 (MCF_IPSBAR + 0x00000280)
79
80/*
81 * FEC ethernet module.
82 */
83#define MCFFEC_BASE0 (MCF_IPSBAR + 0x00001000)
84#define MCFFEC_SIZE0 0x800
85
86/*
87 * QSPI module.
88 */
89#define MCFQSPI_IOBASE (MCF_IPSBAR + 0x340)
90#define MCFQSPI_SIZE 0x40
91
92#define MCFQSPI_CS0 147
93#define MCFQSPI_CS1 148
94#define MCFQSPI_CS2 149
95#define MCFQSPI_CS3 150
96
97/*
98 * GPIO registers
99 */
100#define MCFGPIO_PORTA (MCF_IPSBAR + 0x00100000)
101#define MCFGPIO_PORTB (MCF_IPSBAR + 0x00100001)
102#define MCFGPIO_PORTC (MCF_IPSBAR + 0x00100002)
103#define MCFGPIO_PORTD (MCF_IPSBAR + 0x00100003)
104#define MCFGPIO_PORTE (MCF_IPSBAR + 0x00100004)
105#define MCFGPIO_PORTF (MCF_IPSBAR + 0x00100005)
106#define MCFGPIO_PORTG (MCF_IPSBAR + 0x00100006)
107#define MCFGPIO_PORTH (MCF_IPSBAR + 0x00100007)
108#define MCFGPIO_PORTJ (MCF_IPSBAR + 0x00100008)
109#define MCFGPIO_PORTDD (MCF_IPSBAR + 0x00100009)
110#define MCFGPIO_PORTEH (MCF_IPSBAR + 0x0010000A)
111#define MCFGPIO_PORTEL (MCF_IPSBAR + 0x0010000B)
112#define MCFGPIO_PORTAS (MCF_IPSBAR + 0x0010000C)
113#define MCFGPIO_PORTQS (MCF_IPSBAR + 0x0010000D)
114#define MCFGPIO_PORTSD (MCF_IPSBAR + 0x0010000E)
115#define MCFGPIO_PORTTC (MCF_IPSBAR + 0x0010000F)
116#define MCFGPIO_PORTTD (MCF_IPSBAR + 0x00100010)
117#define MCFGPIO_PORTUA (MCF_IPSBAR + 0x00100011)
118
119#define MCFGPIO_DDRA (MCF_IPSBAR + 0x00100014)
120#define MCFGPIO_DDRB (MCF_IPSBAR + 0x00100015)
121#define MCFGPIO_DDRC (MCF_IPSBAR + 0x00100016)
122#define MCFGPIO_DDRD (MCF_IPSBAR + 0x00100017)
123#define MCFGPIO_DDRE (MCF_IPSBAR + 0x00100018)
124#define MCFGPIO_DDRF (MCF_IPSBAR + 0x00100019)
125#define MCFGPIO_DDRG (MCF_IPSBAR + 0x0010001A)
126#define MCFGPIO_DDRH (MCF_IPSBAR + 0x0010001B)
127#define MCFGPIO_DDRJ (MCF_IPSBAR + 0x0010001C)
128#define MCFGPIO_DDRDD (MCF_IPSBAR + 0x0010001D)
129#define MCFGPIO_DDREH (MCF_IPSBAR + 0x0010001E)
130#define MCFGPIO_DDREL (MCF_IPSBAR + 0x0010001F)
131#define MCFGPIO_DDRAS (MCF_IPSBAR + 0x00100020)
132#define MCFGPIO_DDRQS (MCF_IPSBAR + 0x00100021)
133#define MCFGPIO_DDRSD (MCF_IPSBAR + 0x00100022)
134#define MCFGPIO_DDRTC (MCF_IPSBAR + 0x00100023)
135#define MCFGPIO_DDRTD (MCF_IPSBAR + 0x00100024)
136#define MCFGPIO_DDRUA (MCF_IPSBAR + 0x00100025)
137
138#define MCFGPIO_PORTAP (MCF_IPSBAR + 0x00100028)
139#define MCFGPIO_PORTBP (MCF_IPSBAR + 0x00100029)
140#define MCFGPIO_PORTCP (MCF_IPSBAR + 0x0010002A)
141#define MCFGPIO_PORTDP (MCF_IPSBAR + 0x0010002B)
142#define MCFGPIO_PORTEP (MCF_IPSBAR + 0x0010002C)
143#define MCFGPIO_PORTFP (MCF_IPSBAR + 0x0010002D)
144#define MCFGPIO_PORTGP (MCF_IPSBAR + 0x0010002E)
145#define MCFGPIO_PORTHP (MCF_IPSBAR + 0x0010002F)
146#define MCFGPIO_PORTJP (MCF_IPSBAR + 0x00100030)
147#define MCFGPIO_PORTDDP (MCF_IPSBAR + 0x00100031)
148#define MCFGPIO_PORTEHP (MCF_IPSBAR + 0x00100032)
149#define MCFGPIO_PORTELP (MCF_IPSBAR + 0x00100033)
150#define MCFGPIO_PORTASP (MCF_IPSBAR + 0x00100034)
151#define MCFGPIO_PORTQSP (MCF_IPSBAR + 0x00100035)
152#define MCFGPIO_PORTSDP (MCF_IPSBAR + 0x00100036)
153#define MCFGPIO_PORTTCP (MCF_IPSBAR + 0x00100037)
154#define MCFGPIO_PORTTDP (MCF_IPSBAR + 0x00100038)
155#define MCFGPIO_PORTUAP (MCF_IPSBAR + 0x00100039)
156
157#define MCFGPIO_SETA (MCF_IPSBAR + 0x00100028)
158#define MCFGPIO_SETB (MCF_IPSBAR + 0x00100029)
159#define MCFGPIO_SETC (MCF_IPSBAR + 0x0010002A)
160#define MCFGPIO_SETD (MCF_IPSBAR + 0x0010002B)
161#define MCFGPIO_SETE (MCF_IPSBAR + 0x0010002C)
162#define MCFGPIO_SETF (MCF_IPSBAR + 0x0010002D)
163#define MCFGPIO_SETG (MCF_IPSBAR + 0x0010002E)
164#define MCFGPIO_SETH (MCF_IPSBAR + 0x0010002F)
165#define MCFGPIO_SETJ (MCF_IPSBAR + 0x00100030)
166#define MCFGPIO_SETDD (MCF_IPSBAR + 0x00100031)
167#define MCFGPIO_SETEH (MCF_IPSBAR + 0x00100032)
168#define MCFGPIO_SETEL (MCF_IPSBAR + 0x00100033)
169#define MCFGPIO_SETAS (MCF_IPSBAR + 0x00100034)
170#define MCFGPIO_SETQS (MCF_IPSBAR + 0x00100035)
171#define MCFGPIO_SETSD (MCF_IPSBAR + 0x00100036)
172#define MCFGPIO_SETTC (MCF_IPSBAR + 0x00100037)
173#define MCFGPIO_SETTD (MCF_IPSBAR + 0x00100038)
174#define MCFGPIO_SETUA (MCF_IPSBAR + 0x00100039)
175
176#define MCFGPIO_CLRA (MCF_IPSBAR + 0x0010003C)
177#define MCFGPIO_CLRB (MCF_IPSBAR + 0x0010003D)
178#define MCFGPIO_CLRC (MCF_IPSBAR + 0x0010003E)
179#define MCFGPIO_CLRD (MCF_IPSBAR + 0x0010003F)
180#define MCFGPIO_CLRE (MCF_IPSBAR + 0x00100040)
181#define MCFGPIO_CLRF (MCF_IPSBAR + 0x00100041)
182#define MCFGPIO_CLRG (MCF_IPSBAR + 0x00100042)
183#define MCFGPIO_CLRH (MCF_IPSBAR + 0x00100043)
184#define MCFGPIO_CLRJ (MCF_IPSBAR + 0x00100044)
185#define MCFGPIO_CLRDD (MCF_IPSBAR + 0x00100045)
186#define MCFGPIO_CLREH (MCF_IPSBAR + 0x00100046)
187#define MCFGPIO_CLREL (MCF_IPSBAR + 0x00100047)
188#define MCFGPIO_CLRAS (MCF_IPSBAR + 0x00100048)
189#define MCFGPIO_CLRQS (MCF_IPSBAR + 0x00100049)
190#define MCFGPIO_CLRSD (MCF_IPSBAR + 0x0010004A)
191#define MCFGPIO_CLRTC (MCF_IPSBAR + 0x0010004B)
192#define MCFGPIO_CLRTD (MCF_IPSBAR + 0x0010004C)
193#define MCFGPIO_CLRUA (MCF_IPSBAR + 0x0010004D)
194
195#define MCFGPIO_PBCDPAR (MCF_IPSBAR + 0x00100050)
196#define MCFGPIO_PFPAR (MCF_IPSBAR + 0x00100051)
197#define MCFGPIO_PEPAR (MCF_IPSBAR + 0x00100052)
198#define MCFGPIO_PJPAR (MCF_IPSBAR + 0x00100054)
199#define MCFGPIO_PSDPAR (MCF_IPSBAR + 0x00100055)
200#define MCFGPIO_PASPAR (MCF_IPSBAR + 0x00100056)
201#define MCFGPIO_PEHLPAR (MCF_IPSBAR + 0x00100058)
202#define MCFGPIO_PQSPAR (MCF_IPSBAR + 0x00100059)
203#define MCFGPIO_PTCPAR (MCF_IPSBAR + 0x0010005A)
204#define MCFGPIO_PTDPAR (MCF_IPSBAR + 0x0010005B)
205#define MCFGPIO_PUAPAR (MCF_IPSBAR + 0x0010005C)
206
207/*
208 * PIT timer base addresses.
209 */
210#define MCFPIT_BASE1 (MCF_IPSBAR + 0x00150000)
211#define MCFPIT_BASE2 (MCF_IPSBAR + 0x00160000)
212#define MCFPIT_BASE3 (MCF_IPSBAR + 0x00170000)
213#define MCFPIT_BASE4 (MCF_IPSBAR + 0x00180000)
214
215/*
216 * Edge Port registers
217 */
218#define MCFEPORT_EPPAR (MCF_IPSBAR + 0x00130000)
219#define MCFEPORT_EPDDR (MCF_IPSBAR + 0x00130002)
220#define MCFEPORT_EPIER (MCF_IPSBAR + 0x00130003)
221#define MCFEPORT_EPDR (MCF_IPSBAR + 0x00130004)
222#define MCFEPORT_EPPDR (MCF_IPSBAR + 0x00130005)
223#define MCFEPORT_EPFR (MCF_IPSBAR + 0x00130006)
224
225/*
226 * Queued ADC registers
227 */
228#define MCFQADC_PORTQA (MCF_IPSBAR + 0x00190006)
229#define MCFQADC_PORTQB (MCF_IPSBAR + 0x00190007)
230#define MCFQADC_DDRQA (MCF_IPSBAR + 0x00190008)
231#define MCFQADC_DDRQB (MCF_IPSBAR + 0x00190009)
232
233/*
234 * General Purpose Timers registers
235 */
236#define MCFGPTA_GPTPORT (MCF_IPSBAR + 0x001A001D)
237#define MCFGPTA_GPTDDR (MCF_IPSBAR + 0x001A001E)
238#define MCFGPTB_GPTPORT (MCF_IPSBAR + 0x001B001D)
239#define MCFGPTB_GPTDDR (MCF_IPSBAR + 0x001B001E)
240/*
241 *
242 * definitions for generic gpio support
243 *
244 */
245#define MCFGPIO_PODR MCFGPIO_PORTA /* port output data */
246#define MCFGPIO_PDDR MCFGPIO_DDRA /* port data direction */
247#define MCFGPIO_PPDR MCFGPIO_PORTAP /* port pin data */
248#define MCFGPIO_SETR MCFGPIO_SETA /* set output */
249#define MCFGPIO_CLRR MCFGPIO_CLRA /* clr output */
250
251#define MCFGPIO_IRQ_MAX 8
252#define MCFGPIO_IRQ_VECBASE MCFINT_VECBASE
253#define MCFGPIO_PIN_MAX 180
254
255
256/*
257 * Derek Cheung - 6 Feb 2005
258 * add I2C and QSPI register definition using Freescale's MCF5282
259 */
260/* set Port AS pin for I2C or UART */
261#define MCF5282_GPIO_PASPAR (volatile u16 *) (MCF_IPSBAR + 0x00100056)
262
263/* Port UA Pin Assignment Register (8 Bit) */
264#define MCF5282_GPIO_PUAPAR 0x10005C
265
266/* Interrupt Mask Register Register Low */
267#define MCF5282_INTC0_IMRL (volatile u32 *) (MCF_IPSBAR + 0x0C0C)
268/* Interrupt Control Register 7 */
269#define MCF5282_INTC0_ICR17 (volatile u8 *) (MCF_IPSBAR + 0x0C51)
270
271
272/*
273 * Reset Control Unit (relative to IPSBAR).
274 */
275#define MCF_RCR (MCF_IPSBAR + 0x110000)
276#define MCF_RSR (MCF_IPSBAR + 0x110001)
277
278#define MCF_RCR_SWRESET 0x80 /* Software reset bit */
279#define MCF_RCR_FRCSTOUT 0x40 /* Force external reset */
280
281/*********************************************************************
282*
283* Inter-IC (I2C) Module
284*
285*********************************************************************/
286/* Read/Write access macros for general use */
287#define MCF5282_I2C_I2ADR (volatile u8 *) (MCF_IPSBAR + 0x0300) // Address
288#define MCF5282_I2C_I2FDR (volatile u8 *) (MCF_IPSBAR + 0x0304) // Freq Divider
289#define MCF5282_I2C_I2CR (volatile u8 *) (MCF_IPSBAR + 0x0308) // Control
290#define MCF5282_I2C_I2SR (volatile u8 *) (MCF_IPSBAR + 0x030C) // Status
291#define MCF5282_I2C_I2DR (volatile u8 *) (MCF_IPSBAR + 0x0310) // Data I/O
292
293/* Bit level definitions and macros */
294#define MCF5282_I2C_I2ADR_ADDR(x) (((x)&0x7F)<<0x01)
295
296#define MCF5282_I2C_I2FDR_IC(x) (((x)&0x3F))
297
298#define MCF5282_I2C_I2CR_IEN (0x80) // I2C enable
299#define MCF5282_I2C_I2CR_IIEN (0x40) // interrupt enable
300#define MCF5282_I2C_I2CR_MSTA (0x20) // master/slave mode
301#define MCF5282_I2C_I2CR_MTX (0x10) // transmit/receive mode
302#define MCF5282_I2C_I2CR_TXAK (0x08) // transmit acknowledge enable
303#define MCF5282_I2C_I2CR_RSTA (0x04) // repeat start
304
305#define MCF5282_I2C_I2SR_ICF (0x80) // data transfer bit
306#define MCF5282_I2C_I2SR_IAAS (0x40) // I2C addressed as a slave
307#define MCF5282_I2C_I2SR_IBB (0x20) // I2C bus busy
308#define MCF5282_I2C_I2SR_IAL (0x10) // aribitration lost
309#define MCF5282_I2C_I2SR_SRW (0x04) // slave read/write
310#define MCF5282_I2C_I2SR_IIF (0x02) // I2C interrupt
311#define MCF5282_I2C_I2SR_RXAK (0x01) // received acknowledge
312
313
314#endif /* m528xsim_h */